Verilogとは
CoddyのVerilogジャーニー「基礎」セクションの一部。レッスン 1/90。
Verilogは、単純な論理ゲートから複雑なプロセッサまで、デジタル電子回路のモデル化、設計、シミュレーションに使用されるハードウェア記述言語（HDL）です。
CPU上で順番に実行されるソフトウェア言語とは異なり、Verilogは並列に動作するハードウェアを記述します。FPGAおよびASIC設計の業界標準であり、ModelSim、Vivado、Quartusなどのツールで使用されています。
このコースでは、基本的なシミュレーション出力から始め、組み合わせ回路や順序回路を構築し、最終的にはカウンター、シフトレジスター、UARTインターフェースなどの実際のモジュールを設計しながら、Verilogを基礎から学びます。
チャレンジ
簡単初めてのVerilogプログラムへようこそ！コードはすでに用意されています。
すること：
- コードを確認しましょう。
printf（C言語）と同様に、$displayを使ってテキストを出力します - Run Codeをクリックしてコンパイルとシミュレーションを実行します
- 出力に
Hello World!が表示されるはずです
注：すべてのVerilogプログラムはmoduleの中で実行されます。initialブロックはシミュレーションの開始時に1回実行され、$finishがシミュレーションを終了させます。
自分で試してみよう
module main;
initial begin
$display("Hello World!");
$finish;
end
endmodule基礎のすべてのレッスン
4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine Logic
Timing The TransitionsWriting The TestbenchVerifying The Output自分で練習してみよう: Verilogオンラインコンパイラ