Verilog とは
CoddyのVerilogジャーニー「基礎」セクションの一部 — レッスン 1/90。
Verilogは、単純な論理ゲートから複雑なプロセッサまで、デジタル電子回路のモデリング、設計、シミュレーションに使用されるハードウェア記述言語（HDL）です。
CPU上で逐次的に実行されるソフトウェア言語とは異なり、Verilogは並列に動作するハードウェアを記述します。これはFPGAおよびASIC設計の業界標準であり、ModelSim、Vivado、Quartusなどのツールで使用されています。
このコースでは、Verilogを基礎から学びます。基本的なシミュレーション出力から始まり、組合せ回路や順序回路を構築し、最終的にはカウンタ、シフトレジスタ、UARTインターフェースなどの実際のモジュールを設計します。
チャレンジ
簡単初めてのVerilogプログラムへようこそ！コードはすでに作成されています。
行うこと:
- コードを見てください — C言語の
printfと同様に、テキストを表示するために$displayを使用しています。 - Run Code をクリックして、コンパイルとシミュレーションを実行します。
- 出力に
Hello World!と表示されるはずです。
注意: すべてのVerilogプログラムは module 内で実行されます。 initial ブロックはシミュレーションの開始時に一度だけ実行され、 $finish で終了します。
チートシート
Verilogは、FPGAやASICの設計に使用される、並列に動作するハードウェアを記述するためのハードウェア記述言語（HDL）です。
すべてのVerilogプログラムはmodule内で実行されます。initialブロックはシミュレーション開始時に一度だけ実行され、$finishはシミュレーションを終了させます。テキストを表示するには$displayを使用します（C言語のprintfに似ています）：
module example;
initial begin
$display("Hello World!");
$finish;
end
endmodule自分で試してみよう
module main;
initial begin
$display("Hello World!");
$finish;
end
endmodule