Verilog とは
CoddyのVerilogジャーニー「基礎」セクションの一部 — レッスン 1/90。
Verilog は、シンプルな論理ゲートから複雑なプロセッサに至るまで、デジタル電子回路のモデリング、設計、シミュレーションに使用されるハードウェア記述言語（HDL）です。
CPU上でシーケンシャルに実行されるソフトウェア言語とは異なり、Verilogは並列（パラレル）に動作するハードウェアを記述します。FPGAおよびASIC設計の業界標準であり、ModelSim、Vivado、Quartusなどのツールで使用されています。
このコースでは、基本的なシミュレーション出力から始まり、組み合わせ回路や順序回路の構築、そして最終的にはカウンタ、シフトレジスタ、UARTインターフェースといった実際のモジュールの設計まで、Verilogを基礎から学びます。
チャレンジ
簡単最初のVerilogプログラムへようこそ！コードはすでに用意されています。
手順:
- コードを確認します — C言語の
printfに似た$displayを使用してテキストを出力します - Run Code をクリックして、コンパイルとシミュレーションを実行します
- 出力に
Hello World!と表示されるはずです
注釈: すべてのVerilogプログラムは module の内部で実行されます。initial ブロックはシミュレーションの開始時に1回だけ実行され、$finish で終了します。
自分で試してみよう
module main;
initial begin
$display("Hello World!");
$finish;
end
endmodule