シフトレジスタ
CoddyのVerilogジャーニー「基礎」セクションの一部 — レッスン 86/90。
チャレンジ
シフトレジスタ（shift register）は、各クロックエッジでデータを左から右へシフトします。各ビットは次の位置に移動します。
4ビットシフトレジスタの仕組み
Initial: q0=0, q1=0, q2=0, q3=0
Clock 1: q0 = d, q1 = old q0, q2 = old q1, q3 = old q2
Clock 2: q0 = d, q1 = old q0, q2 = old q1, q3 = old q24クロックサイクル後、最初の入力ビットが q3 に到達します。
モジュールインターフェース
| ポート | 方向 | 幅 | 説明 |
|---|---|---|---|
clk | input | 1 bit | クロック信号 |
reset | input | 1 bit | すべての出力を0にリセット |
d | input | 1 bit | データ入力 |
q0 | output | 1 bit | 1番目のフリップフロップ出力 |
q1 | output | 1 bit | 2番目のフリップフロップ出力 |
q2 | output | 1 bit | 3番目のフリップフロップ出力 |
q3 | output | 1 bit | 4番目のフリップフロップ出力 |
あなたのタスクは、以下のモジュールを完成させることです。
作業内容:
reset時、すべての出力を0に設定します- 各クロックの立ち上がりエッジで、データを左から右へシフトします:
q0にdを代入q1に以前のq0を代入q2に以前のq1を代入q3に以前のq2を代入
自分で試してみよう
module shift_register (
input clk,
input reset,
input d,
output reg q0,
output reg q1,
output reg q2,
output reg q3
);
// TODO: always @(posedge clk or posedge reset) を追加
// リセット時: q0<=0, q1<=0, q2<=0, q3<=0
// それ以外: データをシフト: q0 <= d, q1 <= q0, q2 <= q1, q3 <= q2
endmodule
