AND OR NOT ゲート
CoddyのVerilogジャーニー「基礎」セクションの一部 — レッスン 40/90。
このレッスンでは、最も基本的な3つの論理ゲートであるAND、OR、NOTについて学習します。これらのゲートは、デジタル論理設計の基礎となるものです。
AND ゲート
AND ゲートは、すべての入力が 1 の場合にのみ 1 を出力します。
真理値表 (2入力):
| a | b | out |
|---|---|---|
| 0 | 0 | 0 |
| 0 | 1 | 0 |
| 1 | 0 | 0 |
| 1 | 1 | 1 |
Verilog ゲートプリミティブ:
and(out, a, b);継続的代入（`assign`）による同等表現:
assign out = a & b;OR ゲート
OR ゲートは、少なくとも 1 つの入力が 1 の場合に 1 を出力します。
真理値表 (2入力):
| a | b | out |
|---|---|---|
| 0 | 0 | 0 |
| 0 | 1 | 1 |
| 1 | 0 | 1 |
| 1 | 1 | 1 |
Verilog ゲートプリミティブ:
or(out, a, b);継続的代入 (Continuous assignment) の同等処理:
assign out = a | b;NOT ゲート
NOT ゲートは、単一の入力の反対を出力します。これは inverter とも呼ばれます。
真理値表:
| a | out |
|---|---|
| 0 | 1 |
| 1 | 0 |
Verilog ゲートプリミティブ:
not(out, a);継続的代入の同等表現:
assign out = ~a;多入力
ANDゲートとORゲートは3つ以上の入力を持つことができます：
and(out, a, b, c); // 3入力AND (out = a & b & c)
or(out, x, y, z, w); // 4入力ORNOTゲートは常に正確に1つの入力を持ちます。
コード例
module and_or_not (
input a, b,
output and_out,
output or_out,
output not_out
);
and(and_out, a, b); // ANDゲート
or(or_out, a, b); // ORゲート
not(not_out, a); // NOTゲート（インバータ）
endmodule
チャレンジ
タスクに基づいて、不足しているゲートプリミティブを追加してください。
作業手順:
- 出力
and_result、入力pおよびqを持つ AND ゲートを作成します。 - 出力
or_result、入力pおよびqを持つ OR ゲートを作成します。 - 出力
not_result、入力pを持つ NOT ゲートを作成します。
自分で試してみよう
module gates_challenge (
input p,
input q,
output and_result,
output or_result,
output not_result
);
// TODO: ANDゲートを追加 (and_result = p & q)
// TODO: ORゲートを追加 (or_result = p | q)
// TODO: NOTゲートを追加 (not_result = ~p)
endmodule
腕試しこのレッスンには短いクイズがあります。レッスンを始めて解答し、進捗を記録しましょう。
