演算子を使った代入

CoddyのVerilogジャーニー「基礎」セクションの一部。レッスン 38/90。

継続代入を理解したら、演算子と組み合わせて便利な論理回路を作成できます。assign文では、任意の演算子を使ってワイヤを駆動できます。

基本構文

assign wire_name = expression;

式には次のものを含めることができます：

算術演算子（+、-、*、/）
ビット演算子（&、|、^、~）
論理演算子（&&、||、!）

比較演算子（>、<、==、!=）
シフト演算子（<<、>>）
条件演算子（? :）

異なる演算子の例

ビット単位のAND：

assign out = a & b;

加算：

assign sum = a + b;

比較：

assign is_greater = (a > b);

条件演算（マルチプレクサ）：

assign out = sel ? a : b;

シフト：

assign shifted = data << 2;

連結：

assign bus = {high_byte, low_byte};

コード例

module assign_operators (
  input [3:0] a, b,
  input sel,
  output [3:0] and_out,
  output [4:0] sum_out,
  output is_equal,
  output [3:0] mux_out
);
  
  assign and_out = a & b;           // ビット単位のAND
  assign sum_out = a + b;           // 加算
  assign is_equal = (a == b);       // 比較
  assign mux_out = sel ? a : b;     // 条件演算（マルチプレクサ）
  
endmodule

1つの代入式で複数の演算子を使う

1つの式で演算子を組み合わせることができます:

assign result = (a & b) | (c ^ d);
assign final = (a + b) > (c - d);
assign parity = ^data;   // リダクション XOR（1 の個数が奇数）

演算子の優先順位

Verilogでは標準的な演算子の優先順位に従います。意図を明確にするには、括弧 ( ) を使います。

// 分かりにくい
assign out = a & b | c;

// 分かりやすい
assign out = (a & b) | c;

チャレンジ

タスクに基づいて不足している assign 文を追加してください。

実行すること：

and_result を input_a AND input_b と等しくする（ビット単位）
or_result を input_a OR input_b と等しくする（ビット単位）
xor_result を input_a XOR input_b と等しくする（ビット単位）
not_result を NOT input_a と等しくする（ビット単位）

自分で試してみよう

module assign_challenge (
  input input_a,
  input input_b,
  output and_result,
  output or_result,
  output xor_result,
  output not_result
);
  
  // TODO: 以下のassign文を追加してください:
  // and_result = input_a & input_b
  // or_result  = input_a | input_b
  // xor_result = input_a ^ input_b
  // not_result = ~input_a

endmodule