論理演算子

CoddyのVerilogジャーニー「基礎」セクションの一部 — レッスン 24/90。

論理演算子は値全体に対して機能し、1（真）または0（偽）という単一の結果を返します。ビットごとに動作するビット演算子とは異なり、論理演算子は値全体を真（ゼロ以外）または偽（ゼロ）のいずれかとして扱います。

タイプ	例	結果
ビットごとの論理積 (Bitwise AND)	`4'b1010 & 4'b1100`	`4'b1000` (複数ビット)
論理積 (Logical AND)	`(4'b1010 && 4'b1100)`	`1` (単一ビット)

利用可能な論理演算子

演算子	意味	説明
`&&`	論理積 (AND)	両方のオペランドが真（ゼロ以外）の場合に真
`\|\|`	論理和 (OR)	少なくとも1つのオペランドが真の場合に真
`!`	論理否定 (NOT)	オペランドが偽（ゼロ）の場合に真

動作の仕組み

論理積 (AND) (&&):

(5 && 3)   // 1 (両方が非ゼロ)
(5 && 0)   // 0 (2番目がゼロ)
(0 && 0)   // 0 (両方がゼロ)

論理 OR (||):

(5 || 3)   // 1 (少なくとも1つが非ゼロ)
(5 || 0)   // 1 (最初の値が非ゼロ)
(0 || 0)   // 0 (両方がゼロ)

論理否定 (!):

!5         // 0 (0以外は偽になる)
!0         // 1 (0は真になる)

コード例

module logical_demo;
  reg a, b;
  reg and_res, or_res, not_res;
  
  initial begin
    a = 5;
    b = 0;
    
    and_res = (a && b);   // 5 && 0 = 0
    or_res  = (a || b);   // 5 || 0 = 1
    not_res = !a;         // !5 = 0
    
    $display("5 && 0 = %d", and_res);
    $display("5 || 0 = %d", or_res);
    $display("!5     = %d", not_res);
    $finish;
  end
endmodule

出力:

5 && 0 = 0
5 || 0 = 1
!5     = 0

一般的な使用法

論理演算子は、if 文や条件式で使用されます：

if (a && b)           // aとbの両方が非ゼロの場合に真
  $display("Both true");

if (a || b)           // 少なくとも1つが非ゼロの場合に真
  $display("At least one true");

if (!reset)           // resetが0のときに真
  $display("Reset is inactive");

チャレンジ

各タスクに対して正しい論理式を記述してください。

作業内容:

value1 と value2 が両方とも真（true）であるかを確認し、and_out に格納します
value1 または value2 が真（true）であるかを確認し、or_out に格納します
value1 が偽（false）であるかを確認し、not_out に格納します

チートシート

論理演算子は、値全体を真（非ゼロ）または偽（ゼロ）として扱い、1ビットの結果を返します。

演算子	意味	結果
`&&`	論理AND	両方のオペランドが非ゼロの場合に`1`
`\|\|`	論理OR	少なくとも1つのオペランドが非ゼロの場合に`1`
`!`	論理NOT	オペランドがゼロの場合に`1`

(5 && 3)  // 1
(5 && 0)  // 0
(5 || 0)  // 1
(0 || 0)  // 0
!5        // 0
!0        // 1

ビット演算子と比較すると、論理演算子は値全体を1つの値にまとめます：

4'b1010 &  4'b1100  // 4'b1000 (ビット単位、複数ビット)
4'b1010 && 4'b1100  // 1       (論理、単一ビット)

一般的に条件式で使用されます：

if (a && b)   // 両方が非ゼロの場合に真
if (a || b)   // 少なくとも1つが非ゼロの場合に真
if (!reset)   // resetが0のときに真

自分で試してみよう

module logical_challenge;
  reg [3:0] value1, value2;
  reg and_out, or_out, not_out;
  
  initial begin
    value1 = 4'd12;
    value2 = 4'd5;
    
    and_out = ______;   // value1 && value2
    or_out  = ______;   // value1 || value2
    not_out = ______;   // !value1
    
    $display("%d && %d = %d", value1, value2, and_out);
    $display("%d || %d = %d", value1, value2, or_out);
    $display("!%d     = %d", value1, not_out);
    $finish;
  end
endmodule

腕試し

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