論理演算子

CoddyのVerilogジャーニー「基礎」セクションの一部。レッスン 24/90。

論理演算子は値全体に作用し、単一の結果を返します。1（真）または0（偽）です。ビット単位で作用するビット演算子とは異なり、論理演算子は値全体を真（ゼロ以外）または偽（ゼロ）として扱います。

種類	例	結果
ビット単位のAND	`4'b1010 & 4'b1100`	`4'b1000`（複数ビット）
論理AND	`(4'b1010 && 4'b1100)`	`1`（1ビット）

使用可能な論理演算子

演算子	意味	説明
`&&`	論理AND	オペランドが両方とも真（0以外）の場合に真
`\|\|`	論理OR	オペランドが少なくとも1つ真の場合に真
`!`	論理NOT	オペランドが偽（0）の場合に真

仕組み

論理AND（&&）：

(5 && 3)   // 1（両方ともゼロではない）
(5 && 0)   // 0（2番目がゼロ）
(0 && 0)   // 0（両方ともゼロ）

論理OR（||）：

(5 || 3)   // 1（少なくとも一方がゼロ以外）
(5 || 0)   // 1（最初の値がゼロ以外）
(0 || 0)   // 0（両方ともゼロ）

論理否定（!）：

!5         // 0 (ゼロ以外は false になる)
!0         // 1 (ゼロは true になる)

コード例

module logical_demo;
  reg [3:0] a, b;
  reg and_res, or_res, not_res;
  
  initial begin
    a = 5;
    b = 0;
    
    and_res = (a && b);   // 5 && 0 = 0
    or_res  = (a || b);   // 5 || 0 = 1
    not_res = !a;         // !5 = 0
    
    $display("5 && 0 = %d", and_res);
    $display("5 || 0 = %d", or_res);
    $display("!5     = %d", not_res);
    $finish;
  end
endmodule

出力:

5 && 0 = 0
5 || 0 = 1
!5     = 0

一般的な使い方

論理演算子はif文や条件式で使用されます。

if (a && b)           // a と b の両方が 0 でない場合に真
  $display("Both true");

if (a || b)           // 少なくとも一方が 0 でない場合に真
  $display("At least one true");

if (!reset)           // reset が 0 の場合に真
  $display("Reset is inactive");

チャレンジ

各タスクに対応する正しい論理式を書きましょう。

やること：

value1 と value2 の両方が真かどうかを確認し、結果を and_out に格納します
value1 または value2 が真かどうかを確認し、結果を or_out に格納します
value1 が偽かどうかを確認し、結果を not_out に格納します

自分で試してみよう

module logical_challenge;
  reg [3:0] value1, value2;
  reg and_out, or_out, not_out;
  
  initial begin
    value1 = 4'd12;
    value2 = 4'd5;
    
    and_out = ______;   // value1 && value2
    or_out  = ______;   // value1 || value2
    not_out = ______;   // !value1
    
    $display("%d && %d = %d", value1, value2, and_out);
    $display("%d || %d = %d", value1, value2, or_out);
    $display("!%d     = %d", value1, not_out);
    $finish;
  end
endmodule

腕試し

このレッスンには短いクイズがあります。レッスンを始めて解答し、進捗を記録しましょう。

基礎のすべてのレッスン

自分で練習してみよう: Verilogオンラインコンパイラ