4 Bit Counter

Parte da seção Fundamentos do Journey de Verilog da Coddy. Lição 84 de 90.

Desafio

Construa um contador de 4 bits que conte de 0 a 15 e volte para 0.

Interface do módulo

Porta	Direção	Largura	Descrição
`clk`	input	1 bit	Sinal de clock
`reset`	input	1 bit	Redefinir o contador para 0
`count`	output	4 bits	Valor atual do contador

Tabela-verdade

Ciclo de clock	count
Após o reset	0
1	1
2	2
...	...
15	15
16	0 (volta ao início)

Sua tarefa é concluir o módulo abaixo.

O que fazer:

No reset, defina count como 0
A cada borda de subida do clock, incremente count em 1
Quando count atingir 15, o próximo incremento deverá voltar para 0

Experimente você mesmo

module counter (
  input clk,
  input reset,
  output reg [3:0] count
);
  
  // TODO: Adicione o bloco always com posedge clk e posedge reset
  // No reset: count <= 0
  // Caso contrário: count <= count + 1

endmodule

Todas as lições de Fundamentos

1Introdução

O que é Verilog Hardware vs. Software Seu primeiro módulo Comentários Níveis de abstração de projeto

4Operators Part 1

Arithmetic Operators Modulo Operator Comparison Operators Recap - Simple Math Bitwise Operators

7Assign And Gates

Continuous Assignment Assign With Operators Built In Gate Primitives AND OR NOT Gates XOR XNOR Gates Recap - Logic Gate Circuit

10Decision Making

If Statement If - Else Recap - Simple Comparator Case Statement Casex And Casez Recap - ALU Design

13Timing And Delays

What Are Delays Gate Delays Assignment Delays Timescale Directive Clock Generation Recap - Timing Control

16Final Challenges

4 Bit CounterDecoder Design Shift Register

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