Contador de 4 Bits

Parte da seção Fundamentos do Journey de Verilog da Coddy. Lição 84 de 90.

Desafio

Construa um contador de 4 bits que conte de 0 a 15 e volte para 0.

Interface do módulo

Porta	Direção	Largura	Descrição
`clk`	entrada	1 bit	Sinal de clock
`reset`	entrada	1 bit	Redefine o contador para 0
`count`	saída	4 bits	Valor atual do contador

Tabela-verdade

Ciclo de clock	count
Após o reset	0
1	1
2	2
...	...
15	15
16	0 (volta ao início)

Sua tarefa é completar o módulo abaixo.

O que fazer:

Em reset, defina count como 0
A cada borda de subida do clock, incremente count em 1
Quando count atingir 15, o próximo incremento deverá voltar para 0

Experimente você mesmo

module counter (
  input clk,
  input reset,
  output reg [3:0] count
);
  
  // TODO: Adicione o bloco always com posedge clk e posedge reset
  // No reset: count <= 0
  // Caso contrário: count <= count + 1

endmodule

Todas as lições de Fundamentos

1Introdução

O que é Verilog Hardware vs. Software Seu primeiro módulo Comentários Níveis de abstração de projeto

4Operadores Parte 1

Operadores aritméticos Operador módulo Operadores de comparação Recapitulação - Matemática simples Operadores bit a bit

7Atribuições e Portas

Atribuição Contínua Atribuição com Operadores Primitivas de Portas Integradas Portas AND, OR e NOT Portas XOR e XNOR Recapitulação - Circuito de Portas Lógicas

10Tomada de Decisões

Declaração If If - Else Revisão - Comparador Simples Declaração Case Casex e Casez Revisão - Projeto de ALU

13Temporização e Atrasos

O Que São Atrasos Atrasos de Portas Atrasos de Atribuição Diretiva de Escala de Tempo Geração de Clock Revisão - Controle de Temporização

16Desafios Finais

Contador de 4 BitsProjeto de Decodificador Registrador de Deslocamento

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