Contador de 4 Bits

Parte da seção Fundamentos do Journey de Verilog da Coddy — lição 84 de 90.

Desafio

Construa um contador de 4 bits que conte de 0 a 15 e retorne a 0.

Interface do Módulo

Porta	Direção	Largura	Descrição
`clk`	input	1 bit	Sinal de clock
`reset`	input	1 bit	Reinicia o contador para 0
`count`	output	4 bits	Valor atual do contador

Tabela Verdade

Ciclo de Clock	count
Após o reset	0
1	1
2	2
...	...
15	15
16	0 (retorna ao início)

Sua tarefa é completar o módulo abaixo.

O que fazer:

No reset, defina count como 0
A cada borda de subida do clock, incremente count em 1
Quando count atingir 15, o próximo incremento deve retornar a 0

Experimente você mesmo

module counter (
  input clk,
  input reset,
  output reg [3:0] count
);
  
  // TODO: Adicionar bloco always com posedge clk e posedge reset
  // No reset: count <= 0
  // Caso contrário: count <= count + 1

endmodule

Todas as lições de Fundamentos

1Introdução

O que é Verilog Hardware vs Software Níveis de Abstração de Projeto Seu Primeiro Módulo Comentários

4Operadores Parte 1

Operadores Aritméticos Operador de Módulo Operadores de Comparação Recapitulação - Matemática Simples Operadores Bitwise

7Atribuição e Portas Lógicas

Atribuição Contínua Atribuição com Operadores Primitivas de Portas Integradas Portas AND, OR e NOT Portas XOR e XNOR Recapitulação - Circuito de Portas Lógicas

10Tomada de Decisão

Instrução If If - Else Recapitulação - Comparador Simples Instrução Case Casex e Casez Recapitulação - Projeto de ALU

13Temporização e Atrasos

O que são Atrasos Atrasos de Porta Atrasos de Atribuição Diretiva Timescale Geração de Clock Recapitulação - Controle de Temporização

16Desafios Finais

Contador de 4 BitsProjeto de Decodificador Registrador de Deslocamento