Escrevendo o Testbench

module traffic_light (
  input clk,
  input reset,
  output reg red,
  output reg yellow,
  output reg green
);

  reg [1:0] state;
  reg [5:0] counter;

  // Atribuições de saída
  always @(*) begin
    case (state)
      0: begin green = 1; yellow = 0; red = 0; end
      1: begin green = 0; yellow = 1; red = 0; end
      2: begin green = 0; yellow = 0; red = 1; end
      default: begin green = 0; yellow = 0; red = 1; end
    endcase
  end

  // Máquina de estados com temporização
  always @(posedge clk or posedge reset) begin
    if (reset) begin
      state <= 2;
      counter <= 0;
    end else begin
      if (counter == 0) begin
        case (state)
          0: begin
            state <= 1;
            counter <= 10;
          end
          1: begin
            state <= 2;
            counter <= 40;
          end
          2: begin
            state <= 0;
            counter <= 30;
          end
        endcase
      end else begin
        counter <= counter - 1;
      end
    end
  end

endmodule

module testbench;
  // TODO: Declarar reg para clk e reset
  
  // TODO: Declarar wire para red, yellow, green
  

  // TODO: Instanciar o módulo traffic_light com o nome uut
  // Conectar clk, reset, red, yellow, green
  

  // TODO: Gerar o clock (alternar a cada 1 unidade de tempo)
  

  initial begin
    $display("Traffic Light Test");
    
    // TODO: Inicializar clk em 0
    
    // TODO: Aplicar reset (reset=1 por 2 unidades de tempo, depois reset=0)
    
    
    // TODO: Executar a simulação por 100 unidades de tempo
    
    
    $display("Test complete");
    $finish;
  end
endmodule