Atribuição Contínua
Parte da seção Fundamentos do Journey de Verilog da Coddy — lição 37 de 90.
Em hardware, uma conexão é um fio físico que conecta dois pontos em um circuito. Uma vez que o fio está no lugar, a conexão é permanente e está sempre ativa. Se uma extremidade muda, a outra extremidade muda imediatamente.
No Verilog, precisamos de uma maneira de modelar esse comportamento. Queremos passar um valor para um wire e mantê-lo conectado para sempre. O processo de fazer isso é chamado de continuous assignment.
A atribuição contínua (continuous assignment) usa a palavra-chave assign para criar uma conexão permanente entre um wire e uma expression. O wire assume continuamente o valor da expression — assim como um fio físico.
Pense nisso como soldar um fio em vez de escrever um valor uma única vez.
Sintaxe
assign wire_name = expression;| Parte | Significado |
|---|---|
assign | Palavra-chave que inicia o continuous assignment |
wire_name | O wire sendo acionado (não pode ser reg) |
expression | O valor that aciona o wire |
Exemplo Simples
wire out;
assign out = a & b;Isso significa: out é always equal a a AND b. Sempre que a ou b muda, out muda imediatamente.
Como Funciona
Diferente de um reg que armazena um valor, um wire com atribução contínua (continuous assignment) é atualizado constantemente:
module continuous_demo;
reg a, b;
wire c;
assign c = a & b; // c segue a AND b o tempo todo
initial begin
a = 0; b = 0;
#10 $display("a=%d, b=%d, c=%d", a, b, c); // c=0
a = 1;
#10 $display("a=%d, b=%d, c=%d", a, b, c); // c=0 (1&0=0)
b = 1;
#10 $display("a=%d, b=%d, c=%d", a, b, c); // c=1 (1&1=1)
$finish;
end
endmoduleOutput:
a=0, b=0, c=0
a=1, b=0, c=0
a=1, b=1, c=1Sempre que a ou b muda, c se atualiza automaticamente.
Múltiplas Atribuições
Você pode ter múltiplas atribuições contínuas em um módulo:
module multiple_assign (
input a, b, c,
output x, y
);
assign x = a & b;
assign y = x | c; // y depende de x
endmoduleTodas as atribuições executam em paralelo, continuamente.
Usos Comuns
Atribuições contínuas (assign) são usadas para:
- Lógica combinacional simples (AND, OR, XOR)
- Conectar wires entre si
- Criar buffers tri-state
- Acionar saídas a partir de expressões combinacionais
Desafio
O que fazer:
- Add a missing continuous assignment that makes
zequal ax AND y.
Experimente você mesmo
module continuous_challenge (
input x,
input y,
output z
);
// TODO: Adicione a atribuição contínua faltante que faz z igual a x AND y
endmoduleEsta lição inclui um quiz rápido. Comece a lição para respondê-lo e acompanhar seu progresso.
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1Introdução
O que é VerilogHardware vs SoftwareNíveis de Abstração de ProjetoSeu Primeiro MóduloComentários4Operadores Parte 1
Operadores AritméticosOperador de MóduloOperadores de ComparaçãoRecapitulação - Matemática SimplesOperadores Bitwise7Atribuição e Portas Lógicas
Atribuição ContínuaAtribuição com OperadoresPrimitivas de Portas IntegradasPortas AND, OR e NOTPortas XOR e XNORRecapitulação - Circuito de Portas Lógicas10Tomada de Decisão
Instrução IfIf - ElseRecapitulação - Comparador SimplesInstrução CaseCasex e CasezRecapitulação - Projeto de ALU2Tipos de Dados
Tipo WireTipo RegInteger e RealVetoresArraysParâmetrosRecapitulação - Declarar Sinais5Operadores Parte 2
Operadores LógicosOperadores de ReduçãoOperadores de DeslocamentoOperador de ConcatenaçãoOperador CondicionalRecapitulação - Desafio de Operadores3Sistemas de Numeração
Representação BináriaNúmeros com Tamanho DefinidoNúmeros sem Tamanho DefinidoNúmeros NegativosValores Especiais X e ZRecapitulação - Formatos de Números6Módulos
Estrutura de MóduloPortas de Entrada e SaídaPortas InoutInstanciação de MóduloMapeamento de Portas por NomeMapeamento de Portas por OrdemRecapitulação - Construa um Módulo