Bitwise Operators
Parte da seção Fundamentos do Journey de Verilog da Coddy. Lição 23 de 90.
Os operadores bit a bit realizam operações em cada bit individual de um número. Diferentemente dos operadores aritméticos (+, -, *, /), que tratam os números como valores inteiros, os operadores bit a bit trabalham bit a bit.
Operadores bit a bit disponíveis
| Operador | Operação | O que ele faz |
|---|---|---|
& | AND | O bit de saída é 1 somente se ambos os bits de entrada forem 1 |
| | OR | O bit de saída é 1 se pelo menos um dos bits de entrada for 1 |
^ | XOR | O bit de saída é 1 se os bits de entrada forem diferentes |
~ | NOT | Inverte todos os bits (0 se torna 1, 1 se torna 0) |
Quando você usa operadores bit a bit, o Verilog trata os números como binários nos bastidores.
reg [3:0] a, b;
a = 4'd10; // Decimal 10 = binary 1010
b = 4'd12; // Decimal 12 = binário 1100
c = a & b; // Funciona da mesma forma que usando binário diretamenteVocê pode escrever números em decimal, hexadecimal ou binário: o Verilog os converte para binário para operações bit a bit.
Como funcionam as operações bit a bit
Cada operador trabalha com pares de bits (ou bits individuais, no caso de NOT):
Exemplo com números de 4 bits:
a = 1010 (binary)
b = 1100 (binary)
AND: a & b = 1000
(1&1=1, 0&1=0, 1&0=0, 0&0=0)
OR: a | b = 1110
(1|1=1, 0|1=1, 1|0=1, 0|0=0)
XOR: a ^ b = 0110
(1^1=0, 0^1=1, 1^0=1, 0^0=0)
NOT: ~a = 0101
(~1=0, ~0=1, ~1=0, ~0=1)Exemplo de código
module bitwise_demo;
reg [3:0] a, b;
reg [3:0] and_res, or_res, xor_res, not_res;
initial begin
a = 4'b1010;
b = 4'b1100;
and_res = a & b; // 1010 & 1100 = 1000
or_res = a | b; // 1010 | 1100 = 1110
xor_res = a ^ b; // 1010 ^ 1100 = 0110
not_res = ~a; // ~1010 = 0101
$display("a = %b", a);
$display("b = %b", b);
$display("a & b = %b", and_res);
$display("a | b = %b", or_res);
$display("a ^ b = %b", xor_res);
$display("~a = %b", not_res);
$finish;
end
endmoduleSaída:
a = 1010
b = 1100
a & b = 1000
a | b = 1110
a ^ b = 0110
~a = 0101Desafio
Calcule os resultados bit a bit para os valores fornecidos.
O que fazer:
- Calcule
a & be armazene emand_res - Calcule
a | be armazene emor_res - Calcule
a ^ be armazene emxor_res - Calcule
~ae armazene emnot_res
Experimente você mesmo
module bitwise_challenge;
reg [3:0] a, b;
reg [3:0] and_res, or_res, xor_res, not_res;
initial begin
a = 4'b1101;
b = 4'b1011;
and_res = ______; // a & b
or_res = ______; // a | b
xor_res = ______; // a ^ b
not_res = ______; // ~a
$display("a = %b", a);
$display("b = %b", b);
$display("a & b = %b", and_res);
$display("a | b = %b", or_res);
$display("a ^ b = %b", xor_res);
$display("~a = %b", not_res);
$finish;
end
endmoduleEsta lição inclui um quiz rápido. Comece a lição para respondê-lo e acompanhar seu progresso.
Todas as lições de Fundamentos
1Introdução
O que é VerilogHardware vs. SoftwareSeu primeiro móduloComentáriosNíveis de abstração de projeto4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine LogicPratique por conta própria: Compilador de Verilog online