Revisão - Always vs Initial

Parte da seção Fundamentos do Journey de Verilog da Coddy. Lição 51 de 90.

Desafio

Sempre vs. Inicial

Complete os dois blocos para fazer este contador funcionar corretamente.

O que fazer:

O bloco initial deve inicializar count como 0 no instante 0
O bloco always deve incrementar count em 1 a cada borda de subida do clock

Experimente você mesmo

module counter;
  reg clk;
  reg [3:0] count;
  
  // Gerador de clock (já fornecido)
  always #5 clk = ~clk;
  
  // TODO: Adicione o bloco initial para definir count = 0
  
  // TODO: Adicione o bloco always para incrementar count no posedge clk
  
endmodule

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