Recap - Always vs Initial

Parte da seção Fundamentos do Journey de Verilog da Coddy. Lição 51 de 90.

Desafio

Always vs Initial

Complete ambos block para fazer este counter funcionar corretamente.

O que fazer:

O block initial deve inicializar count como 0 no tempo 0
O block always deve incrementar count em 1 a cada borda ascendente do clock

Experimente você mesmo

module counter;
  reg clk;
  reg [3:0] count;
  
  // Gerador de clock (já fornecido)
  always #5 clk = ~clk;
  
  // TODO: Adicione o bloco initial para definir count = 0
  
  // TODO: Adicione o bloco always para incrementar count no posedge clk
  
endmodule