Recapitulação - Declarar Sinais

Parte da seção Fundamentos do Journey de Verilog da Coddy — lição 12 de 90.

Desafio

Adicione as declarações de sinais que faltam com base no que você aprendeu neste capítulo.

O que fazer:

Declare um wire de 8 bits chamado data
Declare um reg de 4 bits chamado counter
Declare um integer chamado i
Declare um parameter chamado MAX com o valor 255

Experimente você mesmo

module data_types;
  // Declara um wire de 8 bits chamado data
  
  // Declara um reg de 4 bits chamado counter
  
  // Declara um integer chamado i
  
  // Declara um parameter chamado MAX com o valor 255
  
endmodule

Todas as lições de Fundamentos

2Tipos de Dados

Tipo Wire Tipo Reg Integer e Real Vetores Arrays ParâmetrosRecapitulação - Declarar Sinais

5Operadores Parte 2

Operadores Lógicos Operadores de Redução Operadores de Deslocamento Operador de Concatenação Operador Condicional Recapitulação - Desafio de Operadores

8Projeto Meio Somador

Escrevendo o Módulo Projetando a Lógica

Escrevendo o Testbench

11Laços

Laço For Laço While Laço Repeat Laço Forever Instrução Disable Recapitulação - Padrões de Loop

14Fundamentos de Testbench

O que é um Testbench Criando Estímulos Display e Monitor Dumpfile e Dumpvars Usando Tarefas de Sistema Recapitulação - Testbench Completo

17UART

Contador de bits Máquina de estados

Projeto do transmissor

Testbench