Contador de bits
Parte da seção Fundamentos do Journey de Verilog da Coddy. Lição 87 de 90.
Desafio
Neste capítulo, você construirá um transmissor UART passo a passo. UART significa Universal Asynchronous Receiver-Transmitter. É um protocolo de hardware simples que permite que dois dispositivos se comuniquem usando apenas um fio (para transmitir) e outro fio (para receber).
Pense nisso como duas pessoas conversando ao telefone: uma fala (transmite), a outra escuta (recebe). A UART envia dados um bit por vez, com bits de início e parada para marcar o começo e o fim de cada byte.
Um transmissor UART envia 10 bits: bit de início (1), bits de dados (8), bit de parada (1). Para acompanhar qual bit estamos enviando, precisamos de um contador de bits que conte de 0 a 10.
Como funciona o contador de bits
- Começa em 0
- A cada ciclo de clock, adiciona 1
- Quando chega a 10, volta para 0
- Repete para sempre
Nesta tarefa, ainda não vamos redefini-lo: vamos apenas incrementá-lo.
O que fazer:
- Crie um módulo chamado
uart_txcom:- Uma entrada:
clk - Uma saída:
cnt(4 bits, do tiporeg)
- Uma entrada:
- Dentro do módulo:
- Defina
cntcomo 0 no início, dentro de um bloco initial - Adicione um bloco
always @(posedge clk) - Faça
cntaumentar em 1 a cada borda de clock
- Defina
Experimente você mesmo
// TODO: Crie o módulo uart_tx com entrada clk e saída cnt (4 bits)
// TODO: Defina cnt como 0 no início dentro de um bloco initial
// TODO: Adicione o bloco always @(posedge clk)
// TODO: Incremente cntTodas as lições de Fundamentos
1Introdução
O que é VerilogHardware vs. SoftwareSeu primeiro móduloComentáriosNíveis de abstração de projeto4Operadores Parte 1
Operadores aritméticosOperador móduloOperadores de comparaçãoRecapitulação - Matemática simplesOperadores bit a bit7Atribuições e Portas
Atribuição ContínuaAtribuição com OperadoresPrimitivas de Portas IntegradasPortas AND, OR e NOTPortas XOR e XNORRecapitulação - Circuito de Portas Lógicas10Tomada de Decisões
Declaração IfIf - ElseRevisão - Comparador SimplesDeclaração CaseCasex e CasezRevisão - Projeto de ALU2Tipos de Dados
Tipo WireTipo RegInteiro e RealVetoresArraysParâmetrosRecapitulação - Declarar Sinais5Operadores - Parte 2
Operadores lógicosOperadores de reduçãoOperadores de deslocamentoOperador de concatenaçãoOperador condicionalRevisão - Desafio de operadores3Sistema Numérico
Representação BináriaNúmeros com Tamanho DefinidoNúmeros sem Tamanho DefinidoNúmeros NegativosValores Especiais X e ZRevisão - Formatos Numéricos6Módulos
Estrutura de MódulosPortas de Entrada e SaídaPortas InoutInstanciação de MódulosMapeamento de Portas por NomeMapeamento de Portas por OrdemRecapitulação — Construindo um MóduloPratique por conta própria: Compilador de Verilog online