Tipo Reg

Parte da seção Fundamentos do Journey de Verilog da Coddy — lição 7 de 90.

Reg é o segundo tipo de dado principal em Verilog. Ao contrário de wire, um reg armazena um valor. Ele é uma variável que mantém seu valor até que algo o altere.

reg pode armazenar valores
reg é usado em blocos always
reg NÃO significa "registrador" em hardware—significa apenas “armazenamento”

Declando um reg

reg x;           // reg de bit único
reg y, z;        // Múltiplos regs em uma linha

Como o reg Funciona

module reg_example;
  reg x;
  
  initial begin
    x = 0;           // x se torna 0
    $display("x = %d", x);  // Imprime: x = 0
    
    x = 1;           // x se torna 1
    $display("x = %d", x);  // Imprime: x = 1
  end
endmodule

Desafio

O que fazer:

Adicione um reg chamado count

Experimente você mesmo

module counter(
  input clk,
  input reset,
  output out   // wire por padrão (remover reg)
);
  
  // Declare reg count aqui

  
endmodule

Teste seus conhecimentos

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