Comparison Operators
Parte da seção Fundamentos do Journey de Verilog da Coddy. Lição 21 de 90.
Os operadores de comparação comparam dois valores e retornam 1 (verdadeiro) ou 0 (falso).
Operadores de comparação disponíveis
| Operador | Significado |
|---|---|
== | Equal a |
!= | Não equal a |
> | Greater than |
< | Less than |
>= | Greater than ou igual |
<= | Less than ou igual |
Exemplo de código
module comparison_demo;
reg [3:0] a, b;
reg result;
initial begin
a = 5;
b = 3;
result = (a == b);
$display("5 == 3 : %d", result); // 0 (falso)
result = (a != b);
$display("5 != 3 : %d", result); // 1 (verdadeiro)
result = (a > b);
$display("5 > 3 : %d", result); // 1 (verdadeiro)
result = (a < b);
$display("5 < 3 : %d", result); // 0 (falso)
result = (a >= 5);
$display("5 >= 5 : %d", result); // 1 (verdadeiro)
result = (a <= 3);
$display("5 <= 3 : %d", result); // 0 (falso)
$finish;
end
endmoduleSaída:
5 == 3 : 0
5 != 3 : 1
5 > 3 : 1
5 < 3 : 0
5 >= 5 : 1
5 <= 3 : 0Usando comparações em condições
Comparações são frequentemente usadas em instruções if:
if (count == 10)
$display("Reached maximum");
if (value > threshold)
$display("Value is too high");Notas importantes
- Os resultados das comparações são valores de 1 bit (0 ou 1)
- As comparações funcionam com qualquer largura de bits
- Tenha cuidado com
==e!=quando os sinais contiverem X ou Z (eles retornarão X)
Desafio
Escreva as expressões de comparação corretas para cada tarefa.
O que fazer:
- Check se
aequalsbe armazene emeq - Check se
aé greater thanbe armazene emgt - Check se
aé less than ou igual abe armazene emle
Experimente você mesmo
module comparison_challenge;
reg [3:0] a, b;
reg eq, gt, le;
initial begin
a = 4'd7;
b = 4'd7;
eq = ______; // a é igual a b
gt = ______; // a é maior que b
le = ______; // a é menor ou igual a b
$display("a = %d, b = %d", a, b);
$display("a == b : %d", eq);
$display("a > b : %d", gt);
$display("a <= b : %d", le);
$finish;
end
endmoduleEsta lição inclui um quiz rápido. Comece a lição para respondê-lo e acompanhar seu progresso.
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1Introdução
O que é VerilogHardware vs. SoftwareSeu primeiro móduloComentáriosNíveis de abstração de projeto4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine LogicPratique por conta própria: Compilador de Verilog online