Definindo os Estados

Parte da seção Fundamentos do Journey de Verilog da Coddy — lição 79 de 90.

Desafio

Um controlador de semáforo é uma máquina de estados finitos que alterna entre diferentes estados de luz (Vermelho, Amarelo, Verde) com intervalos de tempo específicos. Uma máquina de estados finitos (FSM) é um circuito que pode estar em um número limitado de estados. Ela muda de um estado para outro com base em entradas ou no tempo.

Neste projeto, você construirá um controlador de semáforo para um cruzamento simples. O semáforo possui três saídas:

Luz	`Output`	Significado
Red	`red = 1`	Pare
Yellow	`yellow = 1`	Atenção
Green	`green = 1`	Siga

As luzes alternam nesta ordem:

Green → Yellow → Red → Green → …

Sequência de Tempo

`state`	Duração	Próximo Estado
Green	30 segundos	Yellow
Yellow	10 segundos	Red
Red	40 segundos	Green

Nesta lição, você definirá os estados para o controlador de semáforo.

Um semáforo possui três estados possíveis:

`state`	Luz	Código
Green	Luz verde LIGADA	2'b00
Yellow	Luz amarela LIGADA	2'b01
Red	Luz vermelha LIGADA	2'b10

Complete o module adicionando as partes que faltam.

O que fazer:

Defina a codificação dos estados: 0=Green, 1=Yellow, 2=Red

Declare um register de 2 bits chamado state
Declare um register de 6 bits chamado counter (para contagem de tempo até 40 segundos)
Adicione as assignments de saída:
- Quando state for 0: green = 1, yellow = 0, red = 0
- Quando state for 1: green = 0, yellow = 1, red = 0
- Quando state for 2: green = 0, yellow = 0, red = 1

Experimente você mesmo

module traffic_light (
  input clk,
  input reset,
  output reg red,
  output reg yellow,
  output reg green
);
  // TODO: Tarefa 1 - Declare o registrador de estado (2 bits)
  
  // TODO: Tarefa 2 - Declare o registrador contador (6 bits)
  

  // TODO: Tarefa 3 - Atribuições de saída usando case (state)
  // estado 0: green=1, yellow=0, red=0
  // estado 1: green=0, yellow=1, red=0
  // estado 2: green=0, yellow=0, red=1

endmodule

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