Laço For
Parte da seção Fundamentos do Journey de Verilog da Coddy — lição 58 de 90.
Loops em Verilog permitem que você execute um bloco de código múltiplas vezes. Eles são especialmente úteis em testbenches para gerar padrões de teste repetitivos, inicializar memory e iterar sobre arrays. Ao contrário das descrições de hardware que são executadas em paralelo, os loops são executados sequencialmente, tornando-os ideais para simulação e testes.
O loop mais comumente usado é o <strong>for</strong> loop, que repete um número específico de vezes. Um loop for executa um bloco de código repetidamente, com uma variável de loop que muda a cada iteração. Você controla exatamente quantas vezes ele roda.
Sintaxe:
for (initialization; condition; increment) begin
// Código para repetir
end| Parte | O que faz | Exemplo |
|---|---|---|
initialization | Define o valor inicial | i = 0 |
condition | Quando parar | i < 10 |
increment | Altera a cada repetição | i = i + 1 |
Exemplo Simples
integer i;
for (i = 0; i < 5; i = i + 1) begin
$display("i = %d", i);
endSaída:
i = 0
i = 1
i = 2
i = 3
i = 4O loop executa 5 vezes (i = 0, 1, 2, 3, 4).
For Loop em Testbenches
Loops for são comumente usados para testar todas as combinações de entrada:
integer test_value;
for (test_value = 0; test_value < 16; test_value = test_value + 1) begin
$display("test_value = %d", test_value);
endIsso testa todos os 16 valores possíveis de um sinal de 4 bits.
For Loop com Arrays
reg [7:0] memory [0:9];
integer i;
initial begin
for (i = 0; i < 10; i = i + 1) begin
memory[i] = i * 8;
end
endIsso inicializa 10 posições de memory.
Regras Importantes
| Regra | Explicação |
|---|---|
A variável do loop deve ser integer ou reg | Não pode ser wire |
Use begin/end para múltiplas instruções | Obrigatório para mais de uma linha |
| Evite loops infinitos | Certifique-se de que a condition eventualmente se torne falsa |
| Melhor utilizado em testbenches | A maioria dos loops não é sintetizável |
Desafio
O que fazer:
Add o for loop que falta para print números de 0 a 3.
Experimente você mesmo
module for_challenge;
integer i;
initial begin
$display("Printing 0 to 3:");
// TODO: Adicione o loop for
// Inicialize i = 0
// Loop enquanto i < 4
// Incremente i = i + 1
// Dentro, imprima i
$finish;
end
endmoduleEsta lição inclui um quiz rápido. Comece a lição para respondê-lo e acompanhar seu progresso.
Todas as lições de Fundamentos
1Introdução
O que é VerilogHardware vs SoftwareNíveis de Abstração de ProjetoSeu Primeiro MóduloComentários4Operadores Parte 1
Operadores AritméticosOperador de MóduloOperadores de ComparaçãoRecapitulação - Matemática SimplesOperadores Bitwise7Atribuição e Portas Lógicas
Atribuição ContínuaAtribuição com OperadoresPrimitivas de Portas IntegradasPortas AND, OR e NOTPortas XOR e XNORRecapitulação - Circuito de Portas Lógicas10Tomada de Decisão
Instrução IfIf - ElseRecapitulação - Comparador SimplesInstrução CaseCasex e CasezRecapitulação - Projeto de ALU2Tipos de Dados
Tipo WireTipo RegInteger e RealVetoresArraysParâmetrosRecapitulação - Declarar Sinais5Operadores Parte 2
Operadores LógicosOperadores de ReduçãoOperadores de DeslocamentoOperador de ConcatenaçãoOperador CondicionalRecapitulação - Desafio de Operadores3Sistemas de Numeração
Representação BináriaNúmeros com Tamanho DefinidoNúmeros sem Tamanho DefinidoNúmeros NegativosValores Especiais X e ZRecapitulação - Formatos de Números6Módulos
Estrutura de MóduloPortas de Entrada e SaídaPortas InoutInstanciação de MóduloMapeamento de Portas por NomeMapeamento de Portas por OrdemRecapitulação - Construa um Módulo