Recap - Full Testbench

Parte da seção Fundamentos do Journey de Verilog da Coddy. Lição 78 de 90.

Desafio

Este desafio testa tudo o que você aprendeu sobre testbench: stimulus, display, monitor, dumpfile, dumpvars e tarefas do sistema. Você recebe um módulo de porta XOR para testar.
O que fazer:

Crie um testbench completo que:

Declare sinais (reg para as entradas, wire para a saída)
Instancie a porta XOR com o nome dut
Crie um arquivo de forma de onda chamado xor_waveform.vcd
Despeje todos os sinais no testbench
Imprima um cabeçalho: "Testing XOR Gate"
Use $monitor para acompanhar time, x, y e z
Teste all four input combinations (00, 01, 10, 11) com um #10 delay entre cada uma
Imprima "Test complete" ao final
Encerre a simulação com $finish

Experimente você mesmo

module xor_gate (
  input x,
  input y,
  output z
);
  assign z = x ^ y;
endmodule

module testbench;
  // TODO: Declarar reg para x e y
  
  // TODO: Declarar wire para z
  

  // TODO: Instanciar xor_gate com o nome dut
  // Conectar .x(x), .y(y), .z(z)


  initial begin
    // TODO: Adicionar $dumpfile "xor_waveform.vcd"
    
    // TODO: Adicionar $dumpvars (0, testbench)
    
    // TODO: Adicionar $display "Testing XOR Gate"
    
    // TODO: Adicionar $monitor para time, x, y, z
    // Formato: "Time %0t: x=%b, y=%b, z=%b"
    
    // TODO: Adicionar estímulo para todas as quatro combinações
    // 00, 01, 10, 11 com atraso #10
    
    // TODO: Adicionar $display "Test complete"
    
    // TODO: Adicione $finish
    
  end
endmodule