Built In Gate Primitives

Verilog possui gate primitives integrados que permitem descrever circuitos lógicos usando símbolos reais de gate. Isso é chamado de structural modeling. Você constrói circuitos conectando gates, assim como ao desenhar um esquema.

Gate primitives são palavras-chave predefinidas que modelam gates lógicos básicos. Em vez de escrever uma expressão como assign out = a & b, você instancia um gate:

and(out, a, b);   // Porta AND com saída out, entradas a e b

Sintaxe geral

gate_type (output, input1, input2, ...);

• O primeiro argumento é sempre o output
• Os argumentos seguintes são inputs (1 ou mais, dependendo do gate)

Primitivas de portas disponíveis

Como funcionam as primitivas de Gate

Quando você escreve and(out, a, b), o Verilog cria um Gate AND que impulsiona continuamente out com o result de a & b. Sempre que a ou b muda, out é atualizado imediatamente, assim como um Gate real.

Primitivas de Gate vs Atribuição contínua

Ambos os métodos produzem o mesmo hardware:

// Primitiva de porta
and(out, a, b);

// Atribuição contínua (mesmo resultado)
assign out = a & b;

As primitivas de Gate são úteis quando você quer descrever um circuito como uma coleção de gates (estilo structural). A atribuição Continuous é melhor para o behavioral style (expressões).