Logical Operators
Parte da seção Fundamentos do Journey de Verilog da Coddy. Lição 24 de 90.
Os operadores logical trabalham com valores completos e retornam um único resultado: 1 (verdadeiro) ou 0 (falso). Diferentemente dos operadores bitwise, que trabalham bit a bit, os operadores logical tratam o valor inteiro como verdadeiro (non-zero) ou falso (zero).
| Tipo | Exemplo | Resultado |
|---|---|---|
| Bitwise AND | 4'b1010 & 4'b1100 | 4'b1000 (multiple bits) |
| Logical AND | (4'b1010 && 4'b1100) | 1 (single bit) |
Operadores lógicos disponíveis
| Operador | Significado | Descrição |
|---|---|---|
&& | AND lógico | Verdadeiro se both operandos forem verdadeiros (non-zero) |
|| | OR lógico | Verdadeiro se pelo least one operando for verdadeiro |
! | NOT lógico | Verdadeiro se o operando for falso (zero) |
Como funcionam
AND lógico (<strong>&&</strong>):
(5 && 3) // 1 (ambos não-zero)
(5 && 0) // 0 (o segundo é zero)
(0 && 0) // 0 (ambos zero)OR lógico (<strong>||</strong>):
(5 || 3) // 1 (pelo menos um não-zero)
(5 || 0) // 1 (primeiro não-zero)
(0 || 0) // 0 (ambos zero)NÃO lógico (<strong>!</strong>):
!5 // 0 (não-zero se torna falso)
!0 // 1 (zero se torna verdadeiro)Exemplo de código
module logical_demo;
reg [3:0] a, b;
reg and_res, or_res, not_res;
initial begin
a = 5;
b = 0;
and_res = (a && b); // 5 && 0 = 0
or_res = (a || b); // 5 || 0 = 1
not_res = !a; // !5 = 0
$display("5 && 0 = %d", and_res);
$display("5 || 0 = %d", or_res);
$display("!5 = %d", not_res);
$finish;
end
endmoduleSaída:
5 && 0 = 0
5 || 0 = 1
!5 = 0Uso comum
Operadores lógicos são usados em instruções if e condições:
if (a && b) // Verdadeiro se ambos a e b forem não-zero
$display("Both true");
if (a || b) // Verdadeiro se pelo menos um for não-zero
$display("At least one true");
if (!reset) // Verdadeiro quando reset é 0
$display("Reset is inactive");Desafio
Escreva as expressões lógicas corretas para cada tarefa.
O que fazer:
- Verifique se
value1evalue2são verdadeiros e armazene o resultado emand_out - Verifique se
value1ouvalue2é verdadeiro e armazene o resultado emor_out - Verifique se
value1é falso e armazene o resultado emnot_out
Experimente você mesmo
module logical_challenge;
reg [3:0] value1, value2;
reg and_out, or_out, not_out;
initial begin
value1 = 4'd12;
value2 = 4'd5;
and_out = ______; // value1 && value2
or_out = ______; // value1 || value2
not_out = ______; // !value1
$display("%d && %d = %d", value1, value2, and_out);
$display("%d || %d = %d", value1, value2, or_out);
$display("!%d = %d", value1, not_out);
$finish;
end
endmoduleEsta lição inclui um quiz rápido. Comece a lição para respondê-lo e acompanhar seu progresso.
Todas as lições de Fundamentos
1Introdução
O que é VerilogHardware vs. SoftwareSeu primeiro móduloComentáriosNíveis de abstração de projeto4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine LogicPratique por conta própria: Compilador de Verilog online