Recapitulação - Construa um Módulo

Parte da seção Fundamentos do Journey de Verilog da Coddy — lição 36 de 90.

Desafio

Este desafio combina tudo o que você aprendeu neste capítulo. Você criará um módulo do zero e o instanciará.

O que fazer:

Parte 1: Crie um módulo chamado flipflop com:

Entrada de 1 bit chamada clk
Entrada de 1 bit chamada d
Entrada de 1 bit chamada reset
Saída de 1 bit chamada q (use reg, atribuída em um bloco always)

O módulo deve funcionar da seguinte forma:

Quando reset for 1, q torna-se 0
Caso contrário, a cada borda de clock, q torna-se d

Parte 2: Instancie o módulo flipflop no módulo top usando mapeamento de portas por nome

Conecte as portas aos seguintes sinais:

Porta clk → sinal clock
Porta d → sinal data
Porta reset → sinal reset_signal
Porta q → sinal out

Experimente você mesmo

// Parte 1: Criar o módulo flipflop

  // TODO: Adicionar portas

  // TODO: Adicionar bloco always com posedge clk e posedge reset
  
  // Se reset for 1, q <= 0
  
  // Caso contrário q <= d


// Parte 2: Módulo principal com instanciação
module top (
  input clock,
  input data,
  input reset_signal,
  output out
);

  // TODO: Instanciar flipflop com o nome de instância ff1
  
  // Usar mapeamento de portas por nome: .clk(clock), .d(data), .reset(reset_signal), .q(out)

endmodule