Recap - Build A Module

Parte da seção Fundamentos do Journey de Verilog da Coddy. Lição 36 de 90.

Desafio

Este desafio combina tudo o que você aprendeu neste capítulo. Você criará um module do zero e o instanciará.

O que fazer:

Part 1: Create um module chamado flipflop com:

entrada de 1 bit chamada clk
entrada de 1 bit chamada d
entrada de 1 bit chamada reset
saída de 1 bit chamada q (use reg, atribuído em um always block)

O module deve funcionar da seguinte forma:

Quando reset for 1, q se torna 0
Caso contrário, a cada borda do clock, q se torna d

Part 2: Instancie o flipflop module no top module usando mapping de port por nome

Conecte os port aos seguintes sinais:

port clk → sinal clock
port d → sinal data
port reset → sinal reset_signal
port q → sinal out

Experimente você mesmo

// Parte 1: Crie o módulo flipflop

  // TODO: Adicione as portas

  // TODO: Adicione o bloco always com posedge clk e posedge reset
  
  // Se reset for 1, q <= 0
  
  // Senão q <= d


// Parte 2: Módulo top com instanciação
module top (
  input clock,
  input data,
  input reset_signal,
  output out
);

  // TODO: Instancie o flipflop com o nome de instância ff1
  
  // Use o mapeamento de portas por nome: .clk(clock), .d(data), .reset(reset_signal), .q(out)

endmodule