Instrução If

Parte da seção Fundamentos do Journey de Verilog da Coddy — lição 52 de 90.

A instrução if é um bloco de tomada de decisão que executa o código apenas quando uma condição é verdadeira. A instrução if verifica uma condição.

Se a condition for true (1), o código dentro executes. Se a condition for false (0), o código é ignorado.

Sintaxe:

if (condition) begin
  // Código executa quando a condição é verdadeira
end

Exemplo Simples

if (reset) begin
  count = 0;
end

Neste exemplo:

begin e end são usados para marcar o início e o fim do bloco de código

Se reset for 1 (verdadeiro), o código dentro de begin e end executa → count torna-se 0
Se reset for 0 (falso), o código dentro é ignorado → nada acontece

begin e end funcionam como chaves { } em outras linguagens de programação. Eles agrupam statements para que o Verilog saiba qual código pertence à condition do if. Mesmo que haja apenas um statement aqui, usar begin e end ainda é uma boa prática para manter a consistência.

Instrução If em Bloco Always

always @(posedge clk) begin
  if (reset)
    count <= 0;
end

Nota: Para um único statement, begin e end são opcionais. Por exemplo, no bloco always acima, nenhum begin/end é necessário após if porque ele tem apenas um statement.

Condition Pode Ser Qualquer Expressão

if (a > b) begin
  max = a;
end

if (a && b) begin
  out = 1;
end

if (data == 8'hFF) begin
  match = 1;
end

Regras Importantes

Regra	Explicação
`condition` pode ser qualquer expressão	Valores diferentes de zero (e conhecidos) são tratados como verdadeiro, zero como falso
`begin` / `end` necessários para múltiplas instruções	Como `{ }` em outras linguagens
Sem `begin`/`end`, apenas uma instrução se segue	Apenas a próxima linha

Desafio

O que fazer:

Adicione a instrução if que falta para fazer isso funcionar.

Quando enable for 1, out should ser igual a a & b
Quando enable for 0, out should permanecer 0 (não mudar)

O código inicial inicializa out = 0 e testa ambos os casos.

Experimente você mesmo

module if_challenge;
  reg a, b, enable;
  reg out = 0;
  
  initial begin
    a = 1;
    b = 1;
    
    // Caso de teste 1: enable = 1
    enable = 1;
    // TODO: Adicione a instrução if (out = a & b)
    $display("enable=1: out = %d (should be 1)", out);
    
    // Caso de teste 2: enable = 0
    enable = 0;
    out = 0; 
    // TODO: out deve permanecer 0
    $display("enable=0: out = %d (should be 0)", out);
    
    $finish;
  end
endmodule