Escrevendo o Testbench

Parte da seção Fundamentos do Journey de Verilog da Coddy — lição 45 de 90.

Desafio

Agora precisamos testar se o somador completo (half adder) está funcionando corretamente. Adicione o código de teste dentro do bloco initial.

Importante: Antes de adicionar o teste, você deve alterar as portas do módulo para que o teste funcione corretamente.

O que fazer:

Passo 1: Alterar as declarações de porta

Altere input a, b para reg a, b (use o ponto e vírgula)
Altere output sum, carry para wire sum, carry (use o ponto e vírgula)
Remova as portas do módulo inteiramente (o módulo não deve ter ( ))

Passo 2: Adicionar o código de teste

Adicione um bloco initial begin
Dentro do bloco, adicione:

$display("a b | sum carry"); 
a = 0; b = 0; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 0; b = 1; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 1; b = 0; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 1; b = 1; #1 $display("%d %d |  %d    %d", a, b, sum, carry);

Adicione $finish; para encerrar o teste
Adicione end para fechar o bloco initial

Experimente você mesmo

module half_adder (
  input a,
  input b,
  
  output sum,
  output carry
);
  assign sum = a ^ b;
  assign carry = a & b;
  
endmodule

Todas as lições de Fundamentos

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Tipo Wire Tipo Reg Integer e Real Vetores Arrays Parâmetros Recapitulação - Declarar Sinais

5Operadores Parte 2

Operadores Lógicos Operadores de Redução Operadores de Deslocamento Operador de Concatenação Operador Condicional Recapitulação - Desafio de Operadores

8Projeto Meio Somador

Escrevendo o Módulo Projetando a Lógica

Escrevendo o Testbench Lição de projeto

11Laços

Laço For Laço While Laço Repeat Laço Forever Instrução Disable Recapitulação - Padrões de Loop

14Fundamentos de Testbench

O que é um Testbench Criando Estímulos Display e Monitor Dumpfile e Dumpvars Usando Tarefas de Sistema Recapitulação - Testbench Completo

17UART

Contador de bits Máquina de estados

Projeto do transmissor

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