Writing The Testbench

Parte da seção Fundamentos do Journey de Verilog da Coddy. Lição 45 de 90.

Desafio

Agora precisamos testar se o half adder está funcionando corretamente. Adicione o código de test dentro do bloco initial.

Importante: Antes de adicionar o test, você deve alterar as portas do module para que o test possa funcionar corretamente.

O que fazer:

Etapa 1: Alterar as declarações das portas

Altere input a, b para reg a, b (use o ponto e vírgula)
Altere output sum, carry para wire sum, carry (use o ponto e vírgula)
Remova completamente as portas do module (o module não deve ter ( ))

Etapa 2: Adicionar o código de test

Adicione um bloco initial begin
Dentro do bloco, adicione:

$display("a b | sum carry"); 
a = 0; b = 0; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 0; b = 1; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 1; b = 0; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 1; b = 1; #1 $display("%d %d |  %d    %d", a, b, sum, carry);

Adicione $finish; para encerrar o test
Adicione end para fechar o bloco initial

Experimente você mesmo

module half_adder (
  input a,
  input b,
  
  output sum,
  output carry
);
  assign sum = a ^ b;
  assign carry = a & b;
  
endmodule

Todas as lições de Fundamentos

2Data Types

Wire Type Reg Type Integer And Real Vectors Arrays Parameters Recap - Declare Signals

5Operators Part 2

Logical Operators Reduction Operators Shift Operators Concatenation Operator Conditional Operator Recap - Operator Challenge

8Half Adder Project

Writing The Module Designing The Logic

Writing The Testbench Lição de projeto

11Loops

For Loop While Loop Repeat Loop Forever Loop Disable Statement Recap - Loop Patterns

14Testbench Basics

What Is A Testbench Creating Stimulus Display And Monitor Dumpfile And Dumpvars Using System Tasks Recap - Full Testbench

17UART

Bit counter State Machine

Transmitter Design

Testbench

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