Exibição e Monitoramento
Parte da seção Fundamentos do Journey de Verilog da Coddy. Lição 75 de 90.
$display e $monitor são tarefas do sistema usadas para imprimir informações da sua simulação. Elas ajudam você a ver o que está acontecendo dentro do seu design.
$display
$display imprime uma mensagem uma vez no momento em que é executado.
Sintaxe:
$display("message", variables);Exemplo:
initial begin
$display("Simulation started");
#10;
$display("Time 10");
#10;
$display("Time 20");
endSaída:
Simulation started
Time 10
Time 20$monitor
$monitor imprime uma mensagem automaticamente sempre que qualquer uma de suas variáveis mudar.
Sintaxe:
$monitor("message", variables);Exemplo:
initial begin
a = 0; b = 0;
$monitor("Time %0t: a=%b, b=%b", $time, a, b);
#10 a = 1;
#10 b = 1;
#10 a = 0;
endSaída:
Time 0: a=0, b=0
Time 10: a=1, b=0
Time 20: a=1, b=1
Time 30: a=0, b=1$display vs $monitor
| $display | $monitor | |
|---|---|---|
| Quando imprime | Uma vez quando executado | Sempre que uma variável muda |
| Quantas vezes | Quantas vezes você o chamar | Continuamente (até ser alterado) |
| Use para | Cabeçalhos, mensagens de teste | Acompanhar sinais que mudam |
Especificadores de formato comuns
| Especificador | Significado | Exemplo |
|---|---|---|
%b | Binário | $display("%b", a); |
%d | Decimal | $display("%d", count); |
%h | Hexadecimal | $display("%h", data); |
%t | Tempo | $display("%t", $time); |
%0t | Tempo (sem espaços) | $display("%0t", $time); |
%s | String | $display("%s", "Hello"); |
Regras importantes
| Regra | Explicação |
|---|---|
$display imprime uma vez | Bom para cabeçalhos e resultados finais |
$monitor imprime quando há alterações | Bom para observar sinais |
Apenas um $monitor ativo | O último substitui o anterior |
Use $finish para parar | Caso contrário, a simulação poderá ser executada indefinidamente |
Desafio
Adicione as instruções $display e $monitor ausentes a este testbench.
O que fazer:
- Adicione
$displaypara imprimir um cabeçalho: "Testing OR Gate" - Adicione
$monitorpara imprimir o tempo, x, y e z sempre que qualquer sinal mudar. Formato: "Time %0t: x=%b, y=%b, z=%b" - Adicione
$displayno final para imprimir "Test complete"
Experimente você mesmo
module or_gate (
input x,
input y,
output z
);
assign z = x | y;
endmodule
module testbench;
reg x, y;
wire z;
or_gate dut (
.x(x),
.y(y),
.z(z)
);
initial begin
// TODO: Adicione cabeçalho $display "Testing OR Gate"
// TODO: Adicione $monitor para rastrear time, x, y, z
// Formato: "Time %0t: x=%b, y=%b, z=%b"
// Aplicar estímulo
x = 0; y = 0; #10;
x = 0; y = 1; #10;
x = 1; y = 0; #10;
x = 1; y = 1; #10;
// TODO: Adicione $display "Test complete"
$finish;
end
endmoduleEsta lição inclui um quiz rápido. Comece a lição para respondê-lo e acompanhar seu progresso.
Todas as lições de Fundamentos
1Introdução
O que é VerilogHardware vs. SoftwareSeu primeiro móduloComentáriosNíveis de abstração de projeto4Operadores Parte 1
Operadores aritméticosOperador móduloOperadores de comparaçãoRecapitulação - Matemática simplesOperadores bit a bit7Atribuições e Portas
Atribuição ContínuaAtribuição com OperadoresPrimitivas de Portas IntegradasPortas AND, OR e NOTPortas XOR e XNORRecapitulação - Circuito de Portas Lógicas10Tomada de Decisões
Declaração IfIf - ElseRevisão - Comparador SimplesDeclaração CaseCasex e CasezRevisão - Projeto de ALU2Tipos de Dados
Tipo WireTipo RegInteiro e RealVetoresArraysParâmetrosRecapitulação - Declarar Sinais5Operadores - Parte 2
Operadores lógicosOperadores de reduçãoOperadores de deslocamentoOperador de concatenaçãoOperador condicionalRevisão - Desafio de operadores14Fundamentos de Testbench
O Que É um TestbenchCriando EstímulosExibição e MonitoramentoDumpfile e DumpvarsUsando Tarefas do SistemaRecapitulação — Testbench Completo3Sistema Numérico
Representação BináriaNúmeros com Tamanho DefinidoNúmeros sem Tamanho DefinidoNúmeros NegativosValores Especiais X e ZRevisão - Formatos Numéricos6Módulos
Estrutura de MódulosPortas de Entrada e SaídaPortas InoutInstanciação de MódulosMapeamento de Portas por NomeMapeamento de Portas por OrdemRecapitulação — Construindo um MóduloPratique por conta própria: Compilador de Verilog online