Bloco Initial

Verilog tem dois blocos procedurais: initial (executa uma vez) e always (executa continuamente). Agora, vamos abordar o bloco initial.

O que é um bloco initial?

O bloco initial é executado apenas uma vez no início da simulação (tempo 0). Quando termina, não é executado novamente.

É usado principalmente em bancos de teste para:

• Definir valores iniciais
• Gerar sinais de teste
• Exibir mensagens
• Iniciar a simulação

S sintaxe

initial begin
  // As instruções são executadas uma vez, em sequência
end

Exemplo básico

initial begin
  $display("Simulation started");
  $display("This runs once");
  $finish;
end

Saída:

Simulation started
This runs once

Usando o bloco initial para sinais de teste

initial begin
  a = 0;
  #10 a = 1;
  #10 a = 0;
  #10 $finish;
end

Isso altera a nos instantes: 0, 10 e 20.

Inicial vs. sempre

Observações importantes

• Os blocos initial são principalmente para simulação. As ferramentas de síntese não conseguem transformar atrasos como #10 ou tarefas como $display em hardware
• Use initial principalmente em bancadas de teste. Em um módulo de projeto, somente as ferramentas de síntese para FPGA o utilizam, e apenas para definir o valor inicial de um registrador ou de uma memória
• Se a bancada de teste contiver um clock de execução contínua (por exemplo, always #5 clk = ~clk;), a simulação será executada para sempre, a menos que você chame $finish; com apenas um bloco initial, o simulador para sozinho quando não restam eventos, mas ainda é uma boa prática adicionar $finish