Bloco Initial

Verilog tem dois blocos procedurais: initial (executa uma vez) e always (executa continuamente). Agora vamos abordar o bloco initial.

O que é um bloco Initial?

O bloco initial executa apenas uma vez no início da simulação (tempo 0). Quando termina, não é executado novamente.

É usado principalmente em testbenches para:

• Definir valores iniciais
• Gerar sinais de teste
• Exibir mensagens
• Iniciar a simulação

Sintaxe

initial begin
  // As instruções executam uma vez, em sequência
end

Exemplo básico

initial begin
  $display("Simulation started");
  $display("This runs once");
  $finish;
end

Saída:

Simulation started
This runs once

Usando o bloco inicial para sinais de teste

initial begin
  a = 0;
  #10 a = 1;
  #10 a = 0;
  #10 $finish;
end

Isso altera a nos tempos: 0, 10 e 20.

Inicial vs. Sempre

Notas importantes

• initial blocks are not synthesizable. Eles não podem ser transformados em hardware
• Use initial apenas em testbenches
• Se o testbench contiver um clock de execução contínua (por exemplo, always #5 clk = ~clk;), a simulação será executada para sempre, a menos que você chame $finish; com apenas um bloco initial, o simulador para por si só quando não restam eventos, mas adicionar $finish ainda é uma boa prática