Comentários
Parte da seção Fundamentos do Journey de Verilog da Coddy. Lição 4 de 90.
Comments são anotações no seu código que o computer ignored. Eles ajudam a explicar o que seu código faz.
Dois tipos de comments:
1. Single-line comment
// Este é um comentário de uma única linha
assign c = a & b; // Comentários também podem ir depois do códigoTudo após // é ignored pelo computer.
2. Multi-line comment
/* Este é um comentário de várias linhas
Ele pode abranger várias linhas
Útil para explicações mais longas */
assign c = a & b;Tudo entre /* e */ é ignored.
Por que Usar Comments?
- Explique o que seu module faz
- Descreva para que serve cada input e output
- Torne o código mais fácil de entender
- Deixe observações para você ou para outras pessoas
Desafio
Neste desafio, você precisa adicionar comments a um module existente.
O que fazer:
Adicione um single-line comment no início explicando o que o module faz
// This is a module called 'test'Adicione um multi-line comment ao final do código explicando o que o counter faz
/** It has a clock input, a reset input,* and a 4-bit output called count.* The initial block prints a message* to show that comments are ignored.*/
Experimente você mesmo
module test(
input clk,
input reset,
output reg [3:0] count
);
initial $display("Comments are ignored by the computer");
endmodule
Teste seus conhecimentosEsta lição inclui um quiz rápido. Comece a lição para respondê-lo e acompanhar seu progresso.
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1Introdução
O que é VerilogHardware vs. SoftwareSeu primeiro móduloComentáriosNíveis de abstração de projeto4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine Logic
Timing The TransitionsWriting The TestbenchVerifying The OutputPratique por conta própria: Compilador de Verilog online