Atribuição com Operadores

Parte da seção Fundamentos do Journey de Verilog da Coddy — lição 38 de 90.

Assim que você entender a atribuição contínua, você poderá combiná-la com operadores para criar lógicas úteis. A instrução assign pode usar qualquer operador para acionar um wire.

Sintaxe Básica

assign wire_name = expression;

A expressão pode incluir:

Operadores aritméticos (+, -, *, /)
Operadores bitwise (&, |, ^, ~)
Operadores lógicos (&&, ||, !)

Operadores de comparação (>, <, ==, !=)
Operadores de deslocamento (<<, >>)
Operador condicional (? :)

Exemplos com Diferentes Operadores

Bitwise AND:

assign out = a & b;

Addition:

assign sum = a + b;

Comparação:

assign is_greater = (a > b);

Condicional (multipletador / multiplexador):

assign out = sel ? a : b;

Deslocamento (Shift):

assign shifted = data << 2;

Concatenação:

assign bus = {high_byte, low_byte};

Code Example

module assign_operators (
  input [3:0] a, b,
  input sel,
  output [3:0] and_out,
  output [4:0] sum_out,
  output is_equal,
  output mux_out
);
  
  assign and_out = a & b;           // AND bit a bit
  assign sum_out = a + b;           // Adição
  assign is_equal = (a == b);       // Comparação
  assign mux_out = sel ? a : b;     // Condicional (multiplexador)
  
endmodule

Múltiplos Operadores em Uma Única Atribuição

Você pode combinar operadores em uma única expressão:

assign result = (a & b) | (c ^ d);
assign final = (a + b) > (c - d);
assign parity = ^data;   // XOR de redução (número ímpar de 1's)

Precedência de Operadores

O Verilog segue a precedência padrão de operadores. Use parênteses ( ) para tornar sua intenção Clear:

// Não claro
assign out = a & b | c;

// Claro
assign out = (a & b) | c;

Desafio

Adicione as declarações assign que faltam com base nas tarefas.

O que fazer:

Faça and_result igual a input_a AND input_b (bitwise)
Faça or_result igual a input_a OR input_b (bitwise)
Faça xor_result igual a input_a XOR input_b (bitwise)
Faça not_result igual a NOT input_a (bitwise)

Experimente você mesmo

module assign_challenge (
  input input_a,
  input input_b,
  output and_result,
  output or_result,
  output xor_result,
  output not_result
);
  
  // TODO: Adicione declarações assign para:
  // and_result = input_a & input_b
  // or_result  = input_a | input_b
  // xor_result = input_a ^ input_b
  // not_result = ~input_a

endmodule