Assign With Operators

Assim que você entender a atribuição contínua, você poderá combiná-la com operadores para criar lógicas úteis. A instrução assign pode usar qualquer operador para acionar um wire.

Sintaxe Básica

assign wire_name = expression;

A expressão pode incluir:

• Operadores aritméticos (+, -, *, /)
• Operadores bitwise (&, |, ^, ~)
• Operadores lógicos (&&, ||, !)

• Operadores de comparação (>, <, ==, !=)
• Operadores de deslocamento (<<, >>)
• Operador condicional (? :)

Exemplos com Diferentes Operadores

Bitwise AND:

assign out = a & b;

Addition:

assign sum = a + b;

Comparação:

assign is_greater = (a > b);

Condicional (multipletador / multiplexador):

assign out = sel ? a : b;

Deslocamento (Shift):

assign shifted = data << 2;

Concatenação:

assign bus = {high_byte, low_byte};

Code Example

module assign_operators (
  input [3:0] a, b,
  input sel,
  output [3:0] and_out,
  output [4:0] sum_out,
  output is_equal,
  output mux_out
);
  
  assign and_out = a & b;           // AND bit a bit
  assign sum_out = a + b;           // Adição
  assign is_equal = (a == b);       // Comparação
  assign mux_out = sel ? a : b;     // Condicional (multiplexador)
  
endmodule

Múltiplos Operadores em Uma Única Atribuição

Você pode combinar operadores em uma única expressão:

assign result = (a & b) | (c ^ d);
assign final = (a + b) > (c - d);
assign parity = ^data;   // XOR de redução (número ímpar de 1's)

Precedência de Operadores

O Verilog segue a precedência padrão de operadores. Use parênteses ( ) para tornar sua intenção Clear:

// Não claro
assign out = a & b | c;

// Claro
assign out = (a & b) | c;