Parameters
Parte da seção Fundamentos do Journey de Verilog da Coddy. Lição 11 de 90.
Você pode criar muitas cópias do mesmo módulo e usá-las em lugares diferentes. Isso é chamado de **múltiplas instâncias**. Em vez de escrever o mesmo código repetidamente, você o escreve uma vez e o reutiliza quantas vezes precisar. Cada instância é uma cópia separada desse hardware no chip.
Mas e se você precisar que cada cópia seja diferente? Por exemplo, um contador de 8 bits, um contador de 16 bits e um contador de 32 bits. Sem parâmetros, você precisaria escrever três módulos separados.
Parameters resolvem esse problema.
Um parâmetro é um valor constante que você pode definir ao criar uma instância. Ele permite configurar cada cópia do módulo de maneira diferente.
Declarando Parâmetros
module counter #(
parameter WIDTH = 8
)(
input clk,
output reg [WIDTH-1:0] count
);
always @(posedge clk) count <= count + 1;
endmodule#(parameter WIDTH = 8) define um parâmetro chamado WIDTH com um valor padrão de 8.
Ao declarar parâmetros, usamos o símbolo # logo após o nome do módulo e antes da lista de portas. O # informa ao Verilog que o que vem a seguir é uma lista de parâmetros que configura o módulo. Se o seu módulo não tiver parâmetros, basta omitir o # completamente.
Usando Parâmetros
Os parâmetros podem ser usados em qualquer lugar onde uma constante seja necessária:
reg [WIDTH-1:0] data; // Tamanho do vetor
count <= count + 1; // Funciona com qualquer largura
assign out = data[WIDTH-1]; // Posição do MSBSubstituindo parâmetros
Ao usar o módulo, você pode alterar o valor do parâmetro:
// Largura padrão (8 bits)
counter u1 (.clk(clk), .reset(reset), .count(count1));
// Sobrescrever para 16 bits
counter #(.WIDTH(16)) u2 (.clk(clk), .count(count2));Vários parâmetros
Você pode ter vários parâmetros:
module fifo #(
parameter DEPTH = 16,
parameter WIDTH = 8
)(
input clk, wr_en, rd_en,
input [WIDTH-1:0] data_in,
output [WIDTH-1:0] data_out
);
reg [WIDTH-1:0] memory [0:DEPTH-1];
endmoduleLocalparam
Um localparam é semelhante, mas não pode ser sobrescrito de fora:
module example;
localparam STATE_IDLE = 2'b00;
localparam STATE_RUN = 2'b01;
localparam STATE_STOP = 2'b10;
// These values are fixed inside this module
endmoduleUse localparam para constantes que não devem mudar.
Desafio
Adicione um parâmetro chamado WIDTH com um valor padrão de 4.
O que fazer:
- Adicione um parâmetro chamado
WIDTH - Defina seu valor padrão como
4 - O parâmetro fica dentro de
#( )após o nome do módulo
Experimente você mesmo
module counter #(
// Adicione o parâmetro WIDTH aqui com valor padrão 4
)(
input clk,
input reset,
output reg [WIDTH-1:0] count
);
endmoduleEsta lição inclui um quiz rápido. Comece a lição para respondê-lo e acompanhar seu progresso.
Todas as lições de Fundamentos
1Introdução
O que é VerilogHardware vs. SoftwareSeu primeiro móduloComentáriosNíveis de abstração de projeto4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine LogicPratique por conta própria: Compilador de Verilog online