Verificando a Saída

Parte da seção Fundamentos do Journey de Verilog da Coddy. Lição 83 de 90.

Desafio

Nesta lição, você adicionará comandos de dump de formas de onda e verificará se o controlador do semáforo funciona corretamente.

Até agora, o testbench estava oculto e era anexado ao seu módulo. Nesta etapa, o testbench faz parte do seu arquivo: mantenha o módulo traffic_light da etapa anterior (temporização do contador, sem entrada next) e adicione um módulo testbench abaixo dele. Se o seu arquivo ainda não tiver um module testbench, copie este:

module testbench;
  reg clk, reset;
  wire red, yellow, green;
  traffic_light uut (
    .clk(clk),
    .reset(reset),
    .red(red),
    .yellow(yellow),
    .green(green)
  );
  always #1 clk = ~clk;
  initial begin
    // TODO: Add $dumpfile to create "traffic.vcd"
    // TODO: Add $dumpvars to dump all signals (0, testbench)
    $display("Traffic Light Test");
    $monitor("Time %0t: red=%b, yellow=%b, green=%b", $time, red, yellow, green);
    clk = 0;
    reset = 1;
    #2 reset = 0;
    #90;
    $finish;
  end
endmodule

O que fazer:

Atualize o testbench para:

Adicionar $dumpfile para criar um arquivo de forma de onda chamado traffic.vcd
Adicionar $dumpvars para fazer o dump de todos os sinais no testbench
Executar a simulação e verificar a saída

O teste compara toda a saída do simulador, portanto o testbench deve imprimir exatamente o que o testbench acima imprime, e nada mais: o cabeçalho $display("Traffic Light Test"), uma linha de $monitor a cada mudança das luzes, um clock que alterna a cada unidade de tempo, o reset liberado no tempo 2 e $finish após #90. Não adicione outras linhas de $display (nenhuma "Test complete").

Saída esperada (o simulador adiciona sozinho uma linha final $finish called at 92):

VCD info: dumpfile traffic.vcd opened for output.
Traffic Light Test
Time 0: red=1, yellow=0, green=0
Time 3: red=0, yellow=0, green=1
Time 65: red=0, yellow=1, green=0
Time 87: red=1, yellow=0, green=0

Experimente você mesmo

module traffic_light (
  input clk,
  input reset,
  output reg red,
  output reg yellow,
  output reg green
);
  // Estados: 0=Verde, 1=Amarelo, 2=Vermelho
  reg [1:0] state;
  reg [5:0] counter;
  
  always @(posedge clk or posedge reset) begin
    if (reset) begin
      state <= 2;      // Inicia no Vermelho
      counter <= 0;
    end else begin
      if (counter == 0) begin
        // Muda o estado
        if (state == 0) begin  // Verde -> Amarelo
          state <= 1;
          counter <= 10;       // Amarelo dura 10 segundos
        end else if (state == 1) begin  // Amarelo -> Vermelho
          state <= 2;
          counter <= 40;       // Vermelho dura 40 segundos
        end else begin  // Vermelho -> Verde
          state <= 0;
          counter <= 30;       // Verde dura 30 segundos
        end
      end else begin
        counter <= counter - 1;
      end
    end
  end
  
  // Lógica de saída
  always @(*) begin
    red = (state == 2);
    yellow = (state == 1);
    green = (state == 0);
  end
  
endmodule

module testbench;
  reg clk, reset;
  wire red, yellow, green;
  
  traffic_light uut (
    .clk(clk),
    .reset(reset),
    .red(red),
    .yellow(yellow),
    .green(green)
  );
  
  always #1 clk = ~clk;
  
  initial begin
    // TODO: Adicione $dumpfile para criar "traffic.vcd"
    
    // TODO: Adicione $dumpvars para despejar todos os sinais (0, testbench)
    
    $display("Traffic Light Test");
    $monitor("Time %0t: red=%b, yellow=%b, green=%b", $time, red, yellow, green);
    
    clk = 0;
    reset = 1;
    #2 reset = 0;
    
    #90;
    $finish;
  end
endmodule

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