Projeto de Mux 4 para 1
Parte da seção Fundamentos do Journey de Verilog da Coddy. Lição 65 de 90.
Desafio
Multiplexador 4 para 1
O multiplexador 4 para 1 tem quatro entradas de dados (in0, in1, in2, in3), dois bits de seleção (sel[1:0]) e uma saída (out). Os dois bits de seleção escolhem qual entrada passa para a saída:
- Quando
sel = 2'b00, a saída éin0 - Quando
sel = 2'b01, a saída éin1 - Quando
sel = 2'b10, a saída éin2 - Quando
sel = 2'b11, a saída éin3
Você construirá este multiplexador de duas maneiras: primeiro usando instruções if-else e, depois, na próxima lição, usando uma instrução case. Ambos os métodos funcionam, mas case geralmente é mais limpo quando você tem muitas opções.
Um multiplexador 4 para 1 seleciona uma entre quatro entradas e a passa para a saída com base em um sinal de seleção de 2 bits.
Tabela-verdade
| sel1 | sel0 | out |
|---|---|---|
| 0 | 0 | out = in0 |
| 0 | 1 | out = in1 |
| 1 | 0 | out = in2 |
| 1 | 1 | out = in3 |
Quando sel é 00, a saída acompanha in0. Quando sel é 01, a saída acompanha in1. Quando sel é 10, a saída acompanha in2. Quando sel é 11, a saída acompanha in3.
O que fazer:
- Crie um módulo chamado
mux4to1 - Adicione a entrada
in0(1 bit) - Adicione a entrada
in1(1 bit) - Adicione a entrada
in2(1 bit) - Adicione a entrada
in3(1 bit) - Adicione a entrada
sel(2 bits) - Adicione a saída
out(1 bit, tiporeg) - Adicione um bloco
always @(*) - Dentro dele, adicione uma instrução
if-elseverificandosel:- Se
sel == 2'b00, definaout = in0 - Caso contrário, se
sel == 2'b01, definaout = in1 - Caso contrário, se
sel == 2'b10, definaout = in2 - Caso contrário, defina
out = in3
- Se
- Finalize com
endmodule
Experimente você mesmo
// Passo 1: Crie o módulo chamado mux4to1
// Passo 2: Adicione a entrada in0
// Passo 3: Adicione a entrada in1
// Passo 4: Adicione a entrada in2
// Passo 5: Adicione a entrada in3
// Passo 6: Adicione a entrada sel (2 bits)
// Passo 7: Adicione a saída out (tipo reg)
// Passo 8: Adicione o bloco always @(*)
// Passo 9: Adicione a instrução if-else
// se sel == 2'b00, out = in0
// senão se sel == 2'b01, out = in1
// senão se sel == 2'b10, out = in2
// else, out = in3
// Passo 10: EndmoduleTodas as lições de Fundamentos
1Introdução
O que é VerilogHardware vs. SoftwareSeu primeiro móduloComentáriosNíveis de abstração de projeto4Operadores Parte 1
Operadores aritméticosOperador móduloOperadores de comparaçãoRecapitulação - Matemática simplesOperadores bit a bit7Atribuições e Portas
Atribuição ContínuaAtribuição com OperadoresPrimitivas de Portas IntegradasPortas AND, OR e NOTPortas XOR e XNORRecapitulação - Circuito de Portas Lógicas10Tomada de Decisões
Declaração IfIf - ElseRevisão - Comparador SimplesDeclaração CaseCasex e CasezRevisão - Projeto de ALU2Tipos de Dados
Tipo WireTipo RegInteiro e RealVetoresArraysParâmetrosRecapitulação - Declarar Sinais5Operadores - Parte 2
Operadores lógicosOperadores de reduçãoOperadores de deslocamentoOperador de concatenaçãoOperador condicionalRevisão - Desafio de operadores3Sistema Numérico
Representação BináriaNúmeros com Tamanho DefinidoNúmeros sem Tamanho DefinidoNúmeros NegativosValores Especiais X e ZRevisão - Formatos Numéricos6Módulos
Estrutura de MódulosPortas de Entrada e SaídaPortas InoutInstanciação de MódulosMapeamento de Portas por NomeMapeamento de Portas por OrdemRecapitulação — Construindo um MóduloPratique por conta própria: Compilador de Verilog online