Seu Primeiro Módulo

Parte da seção Fundamentos do Journey de Verilog da Coddy — lição 4 de 90.

Um module é o bloco de construção básico em Verilog. Cada trecho de código Verilog está inside um module.

Pense em um módulo como um componente com:

Inputs (sinais de entrada)
Outputs (sinais de saída)
Behavior (o que ele faz)

Sintaxe do Module

module module_name ( inputs, outputs );

  // Tudo aqui dentro

endmodule

Todo módulo começa com module e termina com endmodule.

Entradas e Saídas

module and_gate(
  input a,     // a entra NO módulo
  input b,     // b entra NO módulo
  output c     // c sai DO módulo
);

  // O comportamento vai aqui

endmodule

input = o sinal entra no módulo
output = o sinal sai do módulo

Adicionando Comportamento

Agora fazemos o módulo realizar algo:

module and_gate(
  input a,
  input b,
  output c
);

  assign c = a & b;  // c é 1 somente quando a AND b são 1

endmodule

assign conecta continuamente o lado direito ao lado esquerdo
& significa AND em Verilog

Desafio

Neste desafio, você precisa criar um módulo simples que realiza a operação OR.

O que fazer:

O módulo deve se chamar or_gate
Ele deve ter uma entrada chamada x
Ele deve ter uma entrada chamada y
Ele deve ter uma saída chamada z
Dentro do módulo, use assign para fazer z ser igual a x OR y

O cabeçalho do módulo e suas três portas já estão no editor. A linha que você precisa adicionar é a instrução assign dentro do módulo.

Nota: Em Verilog, o OR é escrito com o símbolo de pipe |. Ele produz 1 (verdadeiro) se pelo menos uma das entradas for 1 (verdadeiro).

Experimente você mesmo

// O cabeçalho do módulo e suas portas já estão escritos para você
module or_gate(
  input x,
  input y,
  output z
);

  // Sua vez: use assign para definir z como x OR y
  // Em Verilog, OR é escrito como |

endmodule