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Seu Primeiro Módulo

Parte da seção Fundamentos do Journey de Verilog da Coddy — lição 4 de 90.

Um módulo é o bloco de construção básico em Verilog. Cada pedaço de código Verilog está dentro de um módulo.

Pense em um módulo como um componente com:

  • Entradas (sinais entrando)
  • Saídas (sinais saindo)
  • Comportamento (o que ele faz)

Sintaxe do Módulo

module module_name ( inputs, outputs );

  // Tudo aqui dentro

endmodule

Todo módulo começa com module e termina com endmodule.

Entradas e Saídas

module and_gate(
  input a,     // a ENTRA no módulo
  input b,     // b ENTRA no módulo
  output c     // c SAI do módulo
);

  // O comportamento vai aqui

endmodule
  • input = o sinal entra no módulo
  • output = o sinal sai do módulo

Adicionando Comportamento

Agora fazemos o módulo fazer algo:

module and_gate(
  input a,
  input b,
  output c
);

  assign c = a & b;  // c é 1 apenas quando a E b são 1

endmodule
  • assign conecta continuamente o lado direito ao lado esquerdo
  • & significa AND em Verilog
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Desafio

Neste desafio, você precisa criar um módulo simples que realiza a operação OR.

O que fazer:

  1. O módulo deve ser nomeado or_gate
  2. Ele deve ter uma entrada chamada x
  3. Ele deve ter uma entrada chamada y
  4. Ele deve ter uma saída chamada z
  5. Dentro do módulo, use assign para tornar z igual a x OR y

Nota: Em Verilog, OR é escrito com o símbolo de barra vertical |. Ele produz 1 (verdadeiro) se pelo menos uma das entradas for 1 (verdadeiro).

Folha de consulta

Um módulo é o bloco de construção básico em Verilog, atuando como um componente com entradas, saídas e comportamento.

module module_name (
  input a,
  input b,
  output c
);

  // comportamento

endmodule

Use assign para acionar continuamente um sinal de saída:

assign c = a & b;  // AND
assign c = a | b;  // OR
  • & — operador AND
  • | — operador OR

Experimente você mesmo

// Passo 1: Crie um módulo chamado or_gate

  // Passo 2: Crie a entrada x

  // Passo 3: Crie a entrada y

  // Passo 4: Crie a saída z

  // Passo 5: Use assign para fazer z = x OR y
  // Em Verilog, OR é escrito como |
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