Registrador de Deslocamento

Parte da seção Fundamentos do Journey de Verilog da Coddy — lição 86 de 90.

Desafio

Um shift register (registrador de deslocamento) desloca dados da esquerda para a direita em cada borda de clock. Cada bit se move para a próxima posição.

Como funciona um Shift Register de 4 bits

Initial: q0=0, q1=0, q2=0, q3=0
Clock 1: q0 = d, q1 = old q0, q2 = old q1, q3 = old q2
Clock 2: q0 = d, q1 = old q0, q2 = old q1, q3 = old q2

Após 4 ciclos de clock, o primeiro bit de entrada atinge q3.

Interface do Módulo

Porta	Direção	Largura	Descrição
`clk`	input	1 bit	Sinal de clock
`reset`	input	1 bit	Reseta todas as saídas para 0
`d`	input	1 bit	Entrada de dados
`q0`	output	1 bit	Saída do primeiro flip-flop
`q1`	output	1 bit	Saída do segundo flip-flop
`q2`	output	1 bit	Saída do terceiro flip-flop
`q3`	output	1 bit	Saída do quarto flip-flop

Sua tarefa é completar o módulo abaixo.

O que fazer:

No reset, defina todas as saídas para 0
Em cada borda de subida do clock, desloque os dados da esquerda para a direita:
1. q0 recebe d
2. q1 recebe o antigo q0
3. q2 recebe o antigo q1
4. q3 recebe o antigo q2

Experimente você mesmo

module shift_register (
  input clk,
  input reset,
  input d,
  output reg q0,
  output reg q1,
  output reg q2,
  output reg q3
);
  
  // TODO: Adicionar always @(posedge clk or posedge reset)
  // No reset: q0<=0, q1<=0, q2<=0, q3<=0
  // Else: deslocar dados: q0 <= d, q1 <= q0, q2 <= q1, q3 <= q2

endmodule

Todas as lições de Fundamentos

1Introdução

O que é Verilog Hardware vs Software Níveis de Abstração de Projeto Seu Primeiro Módulo Comentários

4Operadores Parte 1

Operadores Aritméticos Operador de Módulo Operadores de Comparação Recapitulação - Matemática Simples Operadores Bitwise

7Atribuição e Portas Lógicas

Atribuição Contínua Atribuição com Operadores Primitivas de Portas Integradas Portas AND, OR e NOT Portas XOR e XNOR Recapitulação - Circuito de Portas Lógicas

10Tomada de Decisão

Instrução If If - Else Recapitulação - Comparador Simples Instrução Case Casex e Casez Recapitulação - Projeto de ALU

13Temporização e Atrasos

O que são Atrasos Atrasos de Porta Atrasos de Atribuição Diretiva Timescale Geração de Clock Recapitulação - Controle de Temporização

16Desafios Finais

Contador de 4 Bits Projeto de DecodificadorRegistrador de Deslocamento