O que é Verilog

Parte da seção Fundamentos do Journey de Verilog da Coddy — lição 1 de 90.

Verilog é uma linguagem de descrição de hardware (HDL) usada para modelar, projetar e simular circuitos eletrônicos digitais — desde portas lógicas simples até processadores complexos.

Ao contrário das linguagens de software que rodam sequencialmente em uma CPU, o Verilog descreve hardware que opera em paralelo. É o padrão da indústria para design de FPGA e ASIC, usado em ferramentas como ModelSim, Vivado e Quartus.

Neste curso, você aprenderá Verilog do zero — começando com saídas de simulação básicas, depois construindo circuitos combinacionais e sequenciais e, eventualmente, projetando módulos reais como contadores, registradores de deslocamento e interfaces UART.

Desafio

Fácil

Bem-vindo ao seu primeiro programa em Verilog! O código já está escrito para você.

O que fazer:

Observe o código — ele usa $display para imprimir texto, de forma semelhante ao printf em C
Clique em Run Code para compilar e simulá-lo
Você deverá ver Hello World! na saída

Nota: Todo programa Verilog é executado dentro de um module. O bloco initial é executado uma vez no início da simulação, e o $finish a encerra.

Folha de consulta

Verilog é uma linguagem de descrição de hardware (HDL) que descreve o hardware operando em paralelo, usada para o design de FPGA e ASIC.

Todo programa Verilog é executado dentro de um module. O bloco initial é executado uma vez no início da simulação; $finish encerra a simulação. Use $display para imprimir texto (semelhante ao printf em C):

module example;
  initial begin
    $display("Hello World!");
    $finish;
  end
endmodule

Experimente você mesmo

module main;
  initial begin
    $display("Hello World!");
    $finish;
  end
endmodule

Todas as lições de Fundamentos

1Introdução

O que é VerilogHardware vs Software Níveis de Abstração de Projeto Seu Primeiro Módulo Comentários

4Operadores Parte 1

Operadores Aritméticos Operador de Módulo Operadores de Comparação Recapitulação - Matemática Simples Operadores Bitwise

7Atribuição e Portas Lógicas

Atribuição Contínua Atribuição com Operadores Primitivas de Portas Integradas Portas AND, OR e NOT Portas XOR e XNOR Recapitulação - Circuito de Portas Lógicas

10Tomada de Decisão

Instrução If If - Else Recapitulação - Comparador Simples Instrução Case Casex e Casez Recapitulação - Projeto de ALU

13Temporização e Atrasos

O que são Atrasos Atrasos de Porta Atrasos de Atribuição Diretiva Timescale Geração de Clock Recapitulação - Controle de Temporização

16Desafios Finais

Contador de 4 Bits Projeto de Decodificador Registrador de Deslocamento