O que é Verilog

Parte da seção Fundamentos do Journey de Verilog da Coddy. Lição 1 de 90.

Verilog é uma linguagem de descrição de hardware (HDL) usada para modelar, projetar e simular circuitos eletrônicos digitais, desde simples portas lógicas até processadores complexos.

Ao contrário das linguagens de software que são executadas sequencialmente em uma CPU, Verilog descreve hardware que opera em paralelo. É o padrão do setor para projetos de FPGA e ASIC, usado em ferramentas como ModelSim, Vivado e Quartus.

Neste curso, você aprenderá Verilog desde o início, começando com uma saída básica de simulação, depois construindo circuitos combinacionais e sequenciais e, por fim, projetando módulos reais, como contadores, registradores de deslocamento e interfaces UART.

Desafio

Fácil

Bem-vindo ao seu primeiro programa em Verilog! O código já está escrito para você.

O que fazer:

Observe o código. Ele usa $display para imprimir texto, de forma semelhante a printf em C
Clique em Executar código para compilá-lo e simulá-lo
Você deverá ver Hello World! na saída

Observação: Todo programa em Verilog é executado dentro de um module. O bloco initial é executado uma vez no início da simulação, e $finish a encerra.

Experimente você mesmo

module main;
  initial begin
    $display("Hello World!");
    $finish;
  end
endmodule

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