Recap - Logic Gate Circuit
Parte da seção Fundamentos do Journey de Verilog da Coddy. Lição 42 de 90.
Desafio
Este desafio combina tudo o que você aprendeu neste capítulo sobre primitivas de portas lógicas. Você construirá um circuito usando várias portas.
O que fazer:
Construa um circuito com:
- Entradas:
a,b,c - Saídas:
out1,out2,out3
Lógica:
out1=a AND bout2=b OR cout3=a XOR c
Use primitivas de portas lógicas (and, or, xor) para criar essas saídas.
Experimente você mesmo
module logic_circuit (
input a,
input b,
input c,
output out1,
output out2,
output out3
);
// TODO: Adicione porta AND para out1 (a & b)
// TODO: Adicione porta OR para out2 (b | c)
// TODO: Adicione porta XOR para out3 (a ^ c)
endmoduleTodas as lições de Fundamentos
1Introdução
O que é VerilogHardware vs. SoftwareSeu primeiro móduloComentáriosNíveis de abstração de projeto4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine Logic
Timing The TransitionsWriting The TestbenchVerifying The OutputPratique por conta própria: Compilador de Verilog online