Wire Type

Parte da seção Fundamentos do Journey de Verilog da Coddy. Lição 6 de 90.

No Verilog, precisamos declarar qual tipo de sinal estamos usando. O tipo mais comum é wire.

Um wire representa uma conexão física entre componentes. É como um fio real em um circuito.

Os wires não podem armazenar valores — eles apenas passam valores adiante
Os wires são usados com instruções assign
Os wires são usados para conectar módulos

Declarando um fio

wire a;           // Fio de bit único
wire b, c;        // Múltiplos fios em uma linha

Como os wires funcionam

module wire_example;
  wire x;
  reg y;
  
  assign x = y;  // x sempre segue y
endmodule

x está conectado a y. Sempre que y muda, x muda instantaneamente.

Wires são comumente usados para conectar entradas e saídas:

module and_gate(
  input a,      // 'a' é um wire por padrão
  input b,      // 'b' é um wire por padrão
  output c      // 'c' é um wire por padrão
);
  assign c = a & b;  // c é dirigido por esta atribuição
endmodule

Neste exemplo, a, b e c são todos wires.

Wires são a "cola" que conecta diferentes partes do seu circuito!

Desafio

O que fazer:

Adicione um wire chamado temp

Experimente você mesmo

module simple(
  input a,
  input b,
  output c
);

  assign c = a & b; 
  
  // Declare wire temp aqui 


endmodule

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