Transmitter Design

Parte da seção Fundamentos do Journey de Verilog da Coddy. Lição 89 de 90.

Desafio

Nesta lição, você concluirá o transmissor UART adicionando o shift register para enviar qualquer byte, não apenas a letra fixa 'A'.

O shift register carrega o quadro completo (stop bit + 8 data bits + start bit) e o desloca para fora um bit por vez.

Formato do quadro

Stop (1)	Data (8 bits)	Start (0)
1	`data_in`	0

Por exemplo, se data_in = 8'b01000001 (letra 'A'), o shift register se torna: 1 01000001 0

Sua tarefa

Você recebeu a máquina de estados da lição anterior (transmite um byte fixo). Você precisa modificá-la para enviar qualquer byte a partir da entrada data_in.

O que fazer:

Adicione um input [7:0] chamado data_in à lista de portas (dentro dos parênteses)
Adicione um reg de 10 bits chamado shift_reg fora dos parênteses (dentro do corpo do módulo, pois é um signal interno)
Quando cnt == 0 e start == 1:
1. Carregue shift_reg com {1'b1, data_in, 1'b0}
Quando cnt estiver entre 1 e 8:
1. Envie tx <= shift_reg[0]
2. Desloque para a direita: shift_reg <= shift_reg >> 1
Quando cnt == 9:
1. Envie tx <= shift_reg[0]
2. Desloque para a direita: shift_reg <= shift_reg >> 1

Experimente você mesmo

module uart_tx (
  input clk,
  input start,           // NEW: sinal start para iniciar a transmissão
  output reg tx,         // NEW: linha de saída serial
  output reg [3:0] cnt   // Manter como saída para testes
);

  initial begin
    cnt = 0;
    tx = 1;              // NEW: define tx como HIGH (estado ocioso)
  end

  always @(posedge clk) begin
    // NEW: Lógica do contador com condição de start
    if (cnt == 0 && start) begin   // NEW: inicia a transmissão
      cnt <= 1;
    end
    else if (cnt > 0 && cnt < 9) begin   // NEW: conta enquanto transmite
      cnt <= cnt + 1;
    end
    else if (cnt == 9) begin      // NEW: reseta após o último bit
      cnt <= 0;
    end
  end

endmodule