Recapitulação - Matemática simples
Parte da seção Fundamentos do Journey de Verilog da Coddy. Lição 22 de 90.
Desafio
Complete o código escrevendo as expressões corretas de aritmética e comparação.
O que fazer:
- Calcule
a + be armazene emadd - Calcule
a - be armazene emsub - Calcule
a * be armazene emmul - Calcule
a / be armazene emdiv - Calcule
a % be armazene emmod - Verifique se
aé maior quebe armazene emgt - Verifique se
aé igual abe armazene emeq
Experimente você mesmo
module simple_math_challenge;
reg [3:0] a, b;
reg [7:0] add, sub, mul, div, mod;
reg gt, eq;
initial begin
a = 4'd13;
b = 4'd4;
add = ______; // a + b
sub = ______; // a - b
mul = ______; // a * b
div = ______; // a / b
mod = ______; // a % b
gt = ______; // a > b
eq = ______; // a == b
$display("13 + 4 = %d", add);
$display("13 - 4 = %d", sub);
$display("13 * 4 = %d", mul);
$display("13 / 4 = %d", div);
$display("13 %% 4 = %d", mod);
$display("13 > 4 = %d", gt);
$display("13 == 4 = %d", eq);
$finish;
end
endmoduleTodas as lições de Fundamentos
1Introdução
O que é VerilogHardware vs. SoftwareSeu primeiro móduloComentáriosNíveis de abstração de projeto4Operadores Parte 1
Operadores aritméticosOperador móduloOperadores de comparaçãoRecapitulação - Matemática simplesOperadores bit a bit7Atribuições e Portas
Atribuição ContínuaAtribuição com OperadoresPrimitivas de Portas IntegradasPortas AND, OR e NOTPortas XOR e XNORRecapitulação - Circuito de Portas Lógicas10Tomada de Decisões
Declaração IfIf - ElseRevisão - Comparador SimplesDeclaração CaseCasex e CasezRevisão - Projeto de ALU2Tipos de Dados
Tipo WireTipo RegInteiro e RealVetoresArraysParâmetrosRecapitulação - Declarar Sinais5Operadores - Parte 2
Operadores lógicosOperadores de reduçãoOperadores de deslocamentoOperador de concatenaçãoOperador condicionalRevisão - Desafio de operadores3Sistema Numérico
Representação BináriaNúmeros com Tamanho DefinidoNúmeros sem Tamanho DefinidoNúmeros NegativosValores Especiais X e ZRevisão - Formatos Numéricos6Módulos
Estrutura de MódulosPortas de Entrada e SaídaPortas InoutInstanciação de MódulosMapeamento de Portas por NomeMapeamento de Portas por OrdemRecapitulação — Construindo um MóduloPratique por conta própria: Compilador de Verilog online