Recapitulação - Padrões de Laços
Parte da seção Fundamentos do Journey de Verilog da Coddy. Lição 63 de 90.
Desafio
Complete as partes que faltam em cada loop para produzir a saída esperada.
O que fazer:
- Use um loop
forpara imprimir os números de 0 a 3 - Use um loop
whilepara imprimir os números de 0 a 2 - Use um loop
repeatpara imprimir "Hello" 3 vezes
Experimente você mesmo
module loop_patterns;
integer i;
initial begin
$display("For Loop:");
// TODO: Adicione um loop for (i=0 a 3)
$display("While Loop:");
i = 0;
// TODO: Adicione um loop while (i=0 a 2)
$display("Repeat Loop:");
// TODO: Adicione um loop repeat (imprima "Hello" 3 vezes)
$finish;
end
endmoduleTodas as lições de Fundamentos
1Introdução
O que é VerilogHardware vs. SoftwareSeu primeiro móduloComentáriosNíveis de abstração de projeto4Operadores Parte 1
Operadores aritméticosOperador móduloOperadores de comparaçãoRecapitulação - Matemática simplesOperadores bit a bit7Atribuições e Portas
Atribuição ContínuaAtribuição com OperadoresPrimitivas de Portas IntegradasPortas AND, OR e NOTPortas XOR e XNORRecapitulação - Circuito de Portas Lógicas10Tomada de Decisões
Declaração IfIf - ElseRevisão - Comparador SimplesDeclaração CaseCasex e CasezRevisão - Projeto de ALU2Tipos de Dados
Tipo WireTipo RegInteiro e RealVetoresArraysParâmetrosRecapitulação - Declarar Sinais5Operadores - Parte 2
Operadores lógicosOperadores de reduçãoOperadores de deslocamentoOperador de concatenaçãoOperador condicionalRevisão - Desafio de operadores3Sistema Numérico
Representação BináriaNúmeros com Tamanho DefinidoNúmeros sem Tamanho DefinidoNúmeros NegativosValores Especiais X e ZRevisão - Formatos Numéricos6Módulos
Estrutura de MódulosPortas de Entrada e SaídaPortas InoutInstanciação de MódulosMapeamento de Portas por NomeMapeamento de Portas por OrdemRecapitulação — Construindo um MóduloPratique por conta própria: Compilador de Verilog online