Recap - Loop Patterns
Parte da seção Fundamentos do Journey de Verilog da Coddy. Lição 63 de 90.
Desafio
Complete as partes que faltam em cada loop para produzir a saída esperada.
O que fazer:
- Use um loop
forpara imprimir os números de 0 a 3 - Use um loop
whilepara imprimir os números de 0 a 2 - Use um loop
repeatpara imprimir "Hello" 3 vezes
Experimente você mesmo
module loop_patterns;
integer i;
initial begin
$display("For Loop:");
// TODO: Adicione um loop for (i=0 a 3)
$display("While Loop:");
i = 0;
// TODO: Adicione um loop while (i=0 a 2)
$display("Repeat Loop:");
// TODO: Adicione um loop repeat (imprima "Hello" 3 vezes)
$finish;
end
endmoduleTodas as lições de Fundamentos
1Introdução
O que é VerilogHardware vs. SoftwareSeu primeiro móduloComentáriosNíveis de abstração de projeto4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine LogicPratique por conta própria: Compilador de Verilog online