If - Else

Parte da seção Fundamentos do Journey de Verilog da Coddy. Lição 53 de 90.

A instrução if-else permite escolher entre duas ações diferentes com base em uma condição. Se a condição for verdadeira, um bloco será executado. Se for falsa, o outro bloco será executado.

A statement if-else dá ao seu código um ponto de decisão: faça uma coisa se a condition for true e outra coisa se a condition for false.

Sintaxe:

if (condition) begin
  // Executa quando condition é verdadeira (1)
end else begin
  // Executa quando condition é falsa (0)
end

Exemplo simples

if (reset) begin
  count = 0;
end else begin
  count = count + 1;
end

Se reset for 1 → count se torna 0
Se reset for 0 → count aumenta em 1

Múltiplas instruções

Use begin e end quando tiver mais de uma instrução:

if (enable) begin
  out = data_in;
  valid = 1;
end else begin
  out = 0;
  valid = 0;
end

If-Else com Múltiplas Condições

Você pode encadear instruções if-else:

if (a > b) begin
  max = a;
end else if (b > a) begin
  max = b;
end else begin
  max = a;  // a e b são iguais
end

Regras importantes

Regra	Explicação
`else` é opcional	Você pode usar `if` sem `else`
`else` pertence ao `if` mais próximo	Tenha cuidado com o aninhamento
Use `begin`/`end` para várias instruções	Necessário para mais de uma linha

Desafio

O que fazer:

Add a if-else statement ausente para fazer isso funcionar.
Quando enable for 1, out should equal a & b.
Quando enable for 0, out should equal a | b.

Experimente você mesmo

module ifelse_challenge;
  reg a, b, enable;
  reg out;
  
  initial begin
    a = 1;
    b = 0;
    enable = 1;
    
    // TODO: Adicione a declaração if-else
    // Se enable for 1: out = a & b
    // Senão: out = a | b
    
    $display("out = %d (should be 0 because 1&0=0)", out);
    $finish;
  end
endmodule