Projetando a Lógica
Parte da seção Fundamentos do Journey de Verilog da Coddy — lição 44 de 90.
Desafio
Projetar a lógica significa descobrir quais equações o circuito precisa com base na tabela verdade.
Tabela Verdade:
| a | b | sum | carry |
|---|---|---|---|
| 0 | 0 | 0 | 0 |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 1 |
Passo 2: Encontre o padrão para sum
- sum = 1 quando a=0,b=1 ou a=1,b=0
- sum = 1 quando a e b são diferentes
- Diferente = XOR →
sum = a ^ b
Passo 3: Encontre o padrão para carry
- carry = 1 apenas quando a=1 e b=1
- Ambos = AND →
carry = a & b
Passo 4: Escreva as equações
sum = a ^ b
carry = a & b
O que fazer:
Sua tarefa é adicionar as equações lógicas que faltam dentro do módulo.
1. Adicione uma instrução assign para sum (a XOR b)
2. Adicione uma instrução assign para carry (a AND b)
Experimente você mesmo
module half_adder (
input a,
input b,
output sum,
output carry
);
endmoduleTodas as lições de Fundamentos
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Operadores AritméticosOperador de MóduloOperadores de ComparaçãoRecapitulação - Matemática SimplesOperadores Bitwise7Atribuição e Portas Lógicas
Atribuição ContínuaAtribuição com OperadoresPrimitivas de Portas IntegradasPortas AND, OR e NOTPortas XOR e XNORRecapitulação - Circuito de Portas Lógicas10Tomada de Decisão
Instrução IfIf - ElseRecapitulação - Comparador SimplesInstrução CaseCasex e CasezRecapitulação - Projeto de ALU2Tipos de Dados
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Operadores LógicosOperadores de ReduçãoOperadores de DeslocamentoOperador de ConcatenaçãoOperador CondicionalRecapitulação - Desafio de Operadores
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