Module Structure

Parte da seção Fundamentos do Journey de Verilog da Coddy. Lição 30 de 90.

Um módulo é o bloco de construção básico no Verilog. Todo projeto é construído a partir de módulos que se conectam para formar sistemas maiores.

Um module é um componente de hardware com:

Um nome
Entradas (signals chegando)
Saídas (signals saindo)
Internal logic (o que o module faz)

Considere um módulo como um chip com pinos e circuitos internos.

Estrutura básica do módulo

Todo módulo segue esta estrutura:

module module_name (
  input  signals,
  output signals
);
  
  // Declarações internas (wires, regs, etc.)
  // Lógica (assign statements, always blocks, etc.)
  
endmodule

Partes de um módulo

Parte	Finalidade
`module` palavra-chave	Inicia a definição do módulo
`module_name`	Nome do módulo
`( )`	Lista de portas de input e output
`input` / `output`	Declara a direção da porta
Corpo do módulo	Lógica e conexões internas
`endmodule`	Encerra a definição do módulo

Exemplo de módulo simples

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

Este módulo:

É nomeado and_gate
Tem duas entradas (a, b)
Tem uma saída (c)
Contém uma instrução assign que define a lógica

Regras para a estrutura de um módulo

Um módulo por arquivo é uma prática comum
O nome do módulo deve descrever sua função
As portas são listadas entre parênteses após o nome

Entradas são sempre input (não podem ser escritas dentro)
Saídas são output (podem ser reg ou wire)
<strong>endmodule</strong> deve fechar o módulo

Desafio

Preencha as partes que faltam para concluir este módulo.

O que fazer:

Add o nome do módulo my_and
Add input para x
Add input para y
Add output para z
Add a lógica interna usando assign

Experimente você mesmo

module ______ (   // Adicione o nome do módulo
  input x,       // Adicione a entrada
  input y,       // Adicione a entrada
  output z       // Adicione a saída
);
  // Adicione a declaração assign aqui (z = x & y)
  
endmodule