Estrutura de Módulos

Um módulo é o bloco de construção básico no Verilog. Todo projeto é construído a partir de módulos que se conectam para formar sistemas maiores.

Um módulo é um componente de hardware com:

• Um nome
• Entradas (sinais que chegam)
• Saídas (sinais que saem)
• Lógica interna (o que o módulo faz)

Considere um módulo como um chip com pinos e circuitos internos.

Estrutura básica do módulo

Todo módulo segue esta estrutura:

module module_name (
  input  signals,
  output signals
);
  
  // Declarações internas (wires, regs, etc.)
  // Lógica (assign statements, always blocks, etc.)
  
endmodule

Partes de um módulo

Exemplo de módulo simples

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

Este módulo:

• É nomeado and_gate
• Tem duas entradas (a, b)
• Tem uma saída (c)
• Contém uma instrução assign que define a lógica

Regras para a estrutura de um módulo

1. Um módulo por arquivo é uma prática comum
2. O nome do módulo deve descrever sua função
3. As portas são listadas entre parênteses após o nome

1. Entradas são sempre input (não podem ser escritas dentro)
2. Saídas são output (podem ser reg ou wire)
3. <strong>endmodule</strong> deve fechar o módulo