Modulo Operator
Parte da seção Fundamentos do Journey de Verilog da Coddy. Lição 20 de 90.
Outro operador aritmético básico é o operador módulo (%). Ele fornece o resto após a divisão.
Quando você divide um número por outro, o operador módulo informa o que sobra.
| Expressão | Resultado | Explicação |
|---|---|---|
10 % 3 | 1 | 10 ÷ 3 = 3 com resto 1 |
15 % 4 | 3 | 15 ÷ 4 = 3 com resto 3 |
8 % 2 | 0 | 8 ÷ 2 = 4 com resto 0 |
Exemplo de código
module modulo_demo;
reg [7:0] result;
initial begin
result = 10 % 3;
$display("10 %% 3 = %d", result); // 1
result = 15 % 4;
$display("15 %% 4 = %d", result); // 3
result = 8 % 2;
$display("8 %% 2 = %d", result); // 0
$finish;
end
endmoduleUsos comuns
Verifique se um número é par ou ímpar:
if (number % 2 == 0)
$display("Even");
else
$display("Odd");Faça um contador voltar ao início (de 0 a 9 e, depois, voltar a 0):
count = (count + 1) % 10;Obtenha o último dígito de um número:
last_digit = value % 10; // 123 % 10 = 3Desafio
Calcule os restos de cada expressão.
O que fazer:
- Calcule
17 % 5e armazene emmod1 - Calcule
22 % 7e armazene emmod2 - Calcule
14 % 4e armazene emmod3
Experimente você mesmo
module modulo_challenge;
reg [7:0] mod1, mod2, mod3;
initial begin
mod1 = ______; // 17 % 5
mod2 = ______; // 22 % 7
mod3 = ______; // 14 % 4
$display("17 %% 5 = %d", mod1);
$display("22 %% 7 = %d", mod2);
$display("14 %% 4 = %d", mod3);
$finish;
end
endmoduleEsta lição inclui um quiz rápido. Comece a lição para respondê-lo e acompanhar seu progresso.
Todas as lições de Fundamentos
1Introdução
O que é VerilogHardware vs. SoftwareSeu primeiro móduloComentáriosNíveis de abstração de projeto4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine LogicPratique por conta própria: Compilador de Verilog online