عداد 4 بت

جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 84 من 90.

التحدي

أنشئ عدّادًا من 4 بتات يعدّ من 0 إلى 15 ثم يعود إلى 0.

واجهة الوحدة

المنفذ	الاتجاه	العرض	الوصف
`clk`	input	1 بت	إشارة الساعة
`reset`	input	1 بت	إعادة counter إلى 0
`count`	output	4 بتات	قيمة counter الحالية

جدول الحقيقة

دورة الساعة	count
بعد reset	0
1	1
2	2
...	...
15	15
16	0 (يعود إلى البداية)

مهمتك هي إكمال الوحدة أدناه.

ما يجب فعله:

عند reset، عيّن count إلى 0
عند كل حافة صاعدة للساعة، زِد count بمقدار 1
عندما يصل count إلى 15، يجب أن تعود الزيادة التالية إلى 0

جرّب بنفسك

module counter (
  input clk,
  input reset,
  output reg [3:0] count
);
  
  // TODO: أضف كتلة always مع posedge clk و posedge reset
  // عند reset: count <= 0
  // وإلا: count <= count + 1

endmodule

جميع دروس الأساسيات

1مقدمة

ما هو Verilog العتاد مقابل البرمجيات وحدتك الأولى التعليقات مستويات تجريد التصميم

4العوامل الجزء 1

العوامل الحسابية عامل باقي القسمة عوامل المقارنة مراجعة - الرياضيات البسيطة العوامل على مستوى البتات

7التعيين والبوابات

التعيين المستمر التعيين باستخدام العوامل العناصر الأساسية المدمجة للبوابات بوابات AND وOR وNOT بوابات XOR وXNOR مراجعة - دائرة البوابات المنطقية

10اتخاذ القرارات

عبارة If If - Else مراجعة - المقارن البسيط عبارة Case Casex وCasez مراجعة - تصميم ALU

13التوقيت والتأخيرات

ما هي التأخيرات تأخيرات البوابات تأخيرات الإسناد توجيه Timescale توليد الساعة مراجعة - التحكم في التوقيت

16التحديات النهائية

عداد 4 بتتصميم وحدة فك الترميز سجل الإزاحة

2أنواع البيانات

نوع Wire نوع Reg Integer وReal المتجهات المصفوفات المعاملات مراجعة - التصريح بالإشارات

5المعاملات - الجزء الثاني

المعاملات المنطقية معاملات الاختزال معاملات الإزاحة معامل الربط المعامل الشرطي مراجعة - تحدي المعاملات

8مشروع الجامع النصفي

كتابة الوحدة تصميم المنطق

كتابة منصة الاختبار

11الحلقات التكرارية

حلقة For حلقة While حلقة التكرار حلقة لا نهائية تعليمة التعطيل مراجعة - أنماط الحلقات التكرارية

14أساسيات Testbench

ما هو Testbench إنشاء Stimulus العرض والمراقبة Dumpfile وDumpvars استخدام مهام النظام مراجعة - Testbench كامل

17UART

عدّاد البتات آلة الحالات

تصميم المُرسِل

منصة الاختبار

3نظام الأعداد

التمثيل الثنائي الأعداد محددة الحجم الأعداد غير محددة الحجم الأعداد السالبة القيم الخاصة X و Z مراجعة - تنسيقات الأعداد

6الوحدات

هيكل الوحدة منافذ الإدخال والإخراج منافذ الإدخال والإخراج ثنائية الاتجاه إنشاء مثيل للوحدة ربط المنافذ حسب الاسم ربط المنافذ حسب الترتيب مراجعة - بناء وحدة

9الكتل الإجرائية

كتلة Always كتلة Initial قائمة الحساسية إسناد حاجز إسناد غير حاجز مراجعة - Always مقابل Initial

12مشروع المبدّل

تصميم مبدّل من 2 إلى 1 تصميم مبدّل من 4 إلى 1

استخدام عبارة Case

15متحكّم إشارات المرور

تعريف الحالات منطق آلة الحالات

توقيت الانتقالات

كتابة منصة الاختبار

التحقق من المخرجات

تدرّب بنفسك: مترجم Verilog عبر الإنترنت