عداد 4 بت
جزء من قسم الأساسيات في رحلة Verilog على Coddy — الدرس 84 من 90.
التحدي
قم ببناء عداد 4-بت يقوم بالعد من 0 إلى 15 ثم يعود إلى 0.
واجهة الوحدة
| المنفذ | الاتجاه | العرض | الوصف |
|---|---|---|---|
clk | input | 1 بت | إشارة الساعة |
reset | input | 1 بت | إعادة ضبط العداد إلى 0 |
count | output | 4 بت | قيمة العداد الحالية |
جدول الحقيقة
| دورة الساعة | count |
|---|---|
| بعد إعادة الضبط | 0 |
| 1 | 1 |
| 2 | 2 |
| ... | ... |
| 15 | 15 |
| 16 | 0 (يعود للبداية) |
مهمتك هي إكمال الوحدة أدناه.
ما يجب القيام به:
- عند الـ
reset، قم بضبطcountعلى 0 - عند كل حافة صاعدة للساعة، قم بزيادة
countبمقدار 1 - عندما يصل
countإلى 15، يجب أن تعود الزيادة التالية إلى 0
جرّب بنفسك
module counter (
input clk,
input reset,
output reg [3:0] count
);
// مهام: أضف كتلة always مع الحافة الصاعدة للساعة (posedge clk) والحافة الصاعدة لإعادة التعيين (posedge reset)
// عند إعادة التعيين: count <= 0
// خلاف ذلك: count <= count + 1
endmoduleجميع دروس الأساسيات
4المعاملات - الجزء الأول
المعاملات الحسابيةمعامل باقي القسمة (Modulo)معاملات المقارنةملخص - رياضيات بسيطةمعاملات Bitwise7التعيين والبوابات المنطقية
التعيين المستمرالتعيين باستخدام العملياتالبوابات الأساسية المدمجةبوابات AND و OR و NOTبوابات XOR و XNORمراجعة - دارة البوابات المنطقية5المعاملات - الجزء الثاني
المعاملات المنطقيةمعاملات الاختزالمعاملات الإزاحةمعامل الدمجالمعامل الشرطيمراجعة - تحدي المعاملات
3أنظمة العد
التمثيل الثنائيالأعداد محددة الحجمالأعداد غير محددة الحجمالأعداد السالبةالقيم الخاصة X و Zمراجعة - تنسيقات الأعداد6الوحدات
هيكل الوحدةمنافذ الإدخال والإخراجمنافذ Inoutاستدعاء الوحداتربط المنافذ بالاسمربط المنافذ بالترتيبمراجعة - بناء وحدة