4 Bit Counter

جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 84 من 90.

التحدي

أنشئ عدّادًا من 4 بتات يعدّ من 0 إلى 15 ثم يعود إلى 0.

واجهة الوحدة

المنفذ	الاتجاه	العرض	الوصف
`clk`	input	1 بت	إشارة الساعة
`reset`	input	1 بت	إعادة counter إلى 0
`count`	output	4 بتات	قيمة counter الحالية

جدول الحقيقة

دورة الساعة	count
بعد reset	0
1	1
2	2
...	...
15	15
16	0 (يعود إلى البداية)

مهمتك هي إكمال الوحدة أدناه.

ما يجب فعله:

عند reset، عيّن count إلى 0
عند كل حافة صاعدة للساعة، زِد count بمقدار 1
عندما يصل count إلى 15، يجب أن تعود الزيادة التالية إلى 0

جرّب بنفسك

module counter (
  input clk,
  input reset,
  output reg [3:0] count
);
  
  // TODO: أضف كتلة always مع posedge clk و posedge reset
  // عند reset: count <= 0
  // وإلا: count <= count + 1

endmodule

جميع دروس الأساسيات

1مقدمة

ما هي Verilog العتاد مقابل البرمجيات وحدتك الأولى التعليقات مستويات تجريد التصميم

4Operators Part 1

Arithmetic Operators Modulo Operator Comparison Operators Recap - Simple Math Bitwise Operators

7Assign And Gates

Continuous Assignment Assign With Operators Built In Gate Primitives AND OR NOT Gates XOR XNOR Gates Recap - Logic Gate Circuit

10Decision Making

If Statement If - Else Recap - Simple Comparator Case Statement Casex And Casez Recap - ALU Design

13Timing And Delays

What Are Delays Gate Delays Assignment Delays Timescale Directive Clock Generation Recap - Timing Control

16Final Challenges

4 Bit CounterDecoder Design Shift Register

تدرّب بنفسك: مترجم Verilog عبر الإنترنت