عداد 4 بت
جزء من قسم الأساسيات في رحلة Verilog على Coddy — الدرس 84 من 90.
التحدي
قم بإنشاء عداد 4-bit يعد من 0 إلى 15 ويعود مجددًا إلى 0.
واجهة الوحدة (Module Interface)
| المنفذ (Port) | الاتجاه | العرض (Width) | الوصف |
|---|---|---|---|
clk | input | 1 bit | إشارة الساعة (Clock signal) |
reset | input | 1 bit | إعادة ضبط العداد إلى 0 |
count | output | 4 bits | قيمة العداد الحالية |
جدول الحقيقة (Truth Table)
| دورة الساعة (Clock Cycle) | count |
|---|---|
| بعد إعادة الضبط (reset) | 0 |
| 1 | 1 |
| 2 | 2 |
| ... | ... |
| 15 | 15 |
| 16 | 0 (يعود إلى البداية) |
مهمتك هي إكمال الوحدة أدناه.
ما يجب فعله:
- عند حدوث
reset، قم بضبطcountعلى 0 - عند كل حافة صاعدة للساعة، قم بزيادة
countبمقدار 1 - عندما يصل
countإلى 15، يجب أن تؤدي الزيادة التالية إلى العودة إلى 0
جرّب بنفسك
module counter (
input clk,
input reset,
output reg [3:0] count
);
// TODO: أضف كتلة always مع posedge clk و posedge reset
// عند reset: count <= 0
// وإلا: count <= count + 1
endmoduleجميع دروس الأساسيات
4المعاملات - الجزء الأول
المعاملات الحسابيةمعامل باقي القسمة (Modulo)معاملات المقارنةملخص - رياضيات بسيطةمعاملات Bitwise7التعيين والبوابات المنطقية
التعيين المستمرالتعيين باستخدام العملياتالبوابات الأساسية المدمجةبوابات AND و OR و NOTبوابات XOR و XNORمراجعة - دارة البوابات المنطقية5المعاملات - الجزء الثاني
المعاملات المنطقيةمعاملات الاختزالمعاملات الإزاحةمعامل الدمجالمعامل الشرطيمراجعة - تحدي المعاملات
3أنظمة العد
التمثيل الثنائيالأعداد محددة الحجمالأعداد غير محددة الحجمالأعداد السالبةالقيم الخاصة X و Zمراجعة - تنسيقات الأعداد6الوحدات
هيكل الوحدةمنافذ الإدخال والإخراجمنافذ Inoutاستدعاء الوحداتربط المنافذ بالاسمربط المنافذ بالترتيبمراجعة - بناء وحدة