Timescale Directive
جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 70 من 90.
تحدّد توجيهة timescale وحدة الزمن ودقة الزمن للمحاكاة. وهي تخبر المحاكي بكيفية تفسير قيم التأخير مثل #10.
في الدروس السابقة، استخدمنا تأخيرات مثل #10 من دون تحديد ما الذي يعنيه "10". هل هي 10 nanoseconds؟ أم 10 بيكوثانية؟ تجيب التوجيهة timescale عن هذا السؤال.
البنية:
`timescale time_unit / time_precision| الجزء | المعنى | مثال |
|---|---|---|
time_unit | الوحدة الأساسية للتأخيرات | 1ns |
time_precision | مدى دقة المحاكاة | 1ps |
العلامة العكسية ` قبل timescale تعني أنه توجيه للمصرّف.
مثال
`timescale 1ns / 1pstime_unit = 1ns→#10يعني 10 نانوثوانٍtime_precision = 1ps→ تُقرِّب المحاكاة إلى أقرب بيكوثانية
القيم الشائعة لـ timescale
| وحدة الوقت | الدقة | حالة الاستخدام |
|---|---|---|
1ns / 1ns | نانوثانية | محاكاة بسيطة |
1ns / 1ps | بيكوثانية | أكثر دقة |
1ps / 1ps | بيكوثانية | تصميمات عالية السرعة |
1us / 1ns | ميكروثانية | محاكاة بطيئة |
كيف يؤثر ذلك في التأخيرات
`timescale 1ns / 1ps
initial begin
#10 a = 1; // ينتظر 10 نانوثانية
endمن دون timescale، تفترض بعض المحاكيات قيمة افتراضية (غالبًا 1ns). من الأفضل تحديدها دائمًا.
قواعد مهمة
| القاعدة | الشرح |
|---|---|
| يجب أن يكون خارج الوحدات | يوضع قبل أي تعريف لوحدة |
| رمز الشرطة المائلة للخلف | `timescale وليس 'timescale |
| وحدة الوقت ≥ دقة الوقت | 1ns / 1ps صحيح، أما 1ps / 1ns فليس كذلك |
| يؤثر في جميع التأخيرات في الملف | التأخيرات العامة، وتأخيرات البوابات، وتأخيرات الإسناد |
التحدي
ما يجب فعله:
أضف توجيه timescale المفقود لجعل التأخيرات تمثّل 10ns و20ns و30ns.
جرّب بنفسك
// TODO: أضف توجيه timescale (1ns / 1ps)
module timescale_challenge;
initial begin
$display("Time %0t", $time);
#10 $display("Time %0t (10ns = 10000ps)", $time);
#10 $display("Time %0t (20ns = 20000ps)", $time);
#10 $display("Time %0t (30ns = 30000ps)", $time);
$finish;
end
endmoduleيتضمن هذا الدرس اختبارًا قصيرًا. ابدأ الدرس للإجابة عليه وتتبّع تقدمك.
جميع دروس الأساسيات
4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design13Timing And Delays
What Are DelaysGate DelaysAssignment DelaysTimescale DirectiveClock GenerationRecap - Timing Control5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine Logicتدرّب بنفسك: مترجم Verilog عبر الإنترنت