نوع Reg
جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 7 من 90.
Reg هو نوع البيانات الرئيسي الثاني في Verilog. بخلاف wire، يقوم reg بتخزين قيمة. وهو متغير يحتفظ بقيمته حتى يغيّرها شيء ما.
regيمكنه تخزين القيمregيُستخدم في كتلalwaysregلا يعني "سجلًا" في العتاد. بل يعني فقط «التخزين»
التصريح عن reg
reg x; // reg أحادي البت
reg y, z; // regs متعددة في سطر واحدكيفية عمل reg
module reg_example;
reg x;
initial begin
x = 0; // x يصبح 0
$display("x = %d", x); // يطبع: x = 0
x = 1; // x يصبح 1
$display("x = %d", x); // يطبع: x = 1
end
endmodule
التحدي
ما يجب فعله:
- أضف reg باسم
count
جرّب بنفسك
module counter(
input clk,
input reset,
output out // wire بشكل افتراضي (أزل reg)
);
// عرّف reg count هنا
endmodule
اختبر نفسكيتضمن هذا الدرس اختبارًا قصيرًا. ابدأ الدرس للإجابة عليه وتتبّع تقدمك.
جميع دروس الأساسيات
4العوامل الجزء 1
العوامل الحسابيةعامل باقي القسمةعوامل المقارنةمراجعة - الرياضيات البسيطةالعوامل على مستوى البتات7التعيين والبوابات
التعيين المستمرالتعيين باستخدام العواملالعناصر الأساسية المدمجة للبواباتبوابات AND وOR وNOTبوابات XOR وXNORمراجعة - دائرة البوابات المنطقية5المعاملات - الجزء الثاني
المعاملات المنطقيةمعاملات الاختزالمعاملات الإزاحةمعامل الربطالمعامل الشرطيمراجعة - تحدي المعاملات11الحلقات التكرارية
حلقة Forحلقة Whileحلقة التكرارحلقة لا نهائيةتعليمة التعطيلمراجعة - أنماط الحلقات التكرارية3نظام الأعداد
التمثيل الثنائيالأعداد محددة الحجمالأعداد غير محددة الحجمالأعداد السالبةالقيم الخاصة X و Zمراجعة - تنسيقات الأعداد6الوحدات
هيكل الوحدةمنافذ الإدخال والإخراجمنافذ الإدخال والإخراج ثنائية الاتجاهإنشاء مثيل للوحدةربط المنافذ حسب الاسمربط المنافذ حسب الترتيبمراجعة - بناء وحدة9الكتل الإجرائية
كتلة Alwaysكتلة Initialقائمة الحساسيةإسناد حاجزإسناد غير حاجزمراجعة - Always مقابل Initial15متحكّم إشارات المرور
تعريف الحالاتمنطق آلة الحالات
توقيت الانتقالاتكتابة منصة الاختبارالتحقق من المخرجاتتدرّب بنفسك: مترجم Verilog عبر الإنترنت