Reg Type

جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 7 من 90.

Reg هو نوع البيانات الرئيسي الثاني في Verilog. بخلاف wire، يقوم reg بتخزين قيمة. وهو متغير يحتفظ بقيمته حتى يغيّرها شيء ما.

reg يمكنه تخزين القيم
reg يُستخدم في كتل always
reg لا يعني "سجلًا" في العتاد. بل يعني فقط «التخزين»

التصريح عن reg

reg x;           // reg أحادي البت
reg y, z;        // regs متعددة في سطر واحد

كيفية عمل reg

module reg_example;
  reg x;
  
  initial begin
    x = 0;           // x يصبح 0
    $display("x = %d", x);  // يطبع: x = 0
    
    x = 1;           // x يصبح 1
    $display("x = %d", x);  // يطبع: x = 1
  end
endmodule

التحدي

ما يجب فعله:

أضف reg باسم count

جرّب بنفسك

module counter(
  input clk,
  input reset,
  output out   // wire بشكل افتراضي (أزل reg)
);
  
  // عرّف reg count هنا

  
endmodule

اختبر نفسك

يتضمن هذا الدرس اختبارًا قصيرًا. ابدأ الدرس للإجابة عليه وتتبّع تقدمك.

جميع دروس الأساسيات

تدرّب بنفسك: مترجم Verilog عبر الإنترنت