نوع Reg
جزء من قسم الأساسيات في رحلة Verilog على Coddy — الدرس 7 من 90.
إنّ Reg هو نوع البيانات الرئيسي الثاني في Verilog. وبخلاف wire، فإن reg **يخزن** قيمة. وهو **متغير يحتفظ بقيمته** حتى يقوم شيء ما بتغييرها.
- يمكن لـ
regتخزين القيم - يُستخدم
regفي كتلalways - لا يعني
regكلمة "مسجل" (register) في العتاد—بل يعني فقط "وحدة تخزين"
الإعلان عن reg
reg x; // reg ببت واحد
reg y, z; // عدة regs في سطر واحدكيف يعمل reg
module reg_example;
reg x;
initial begin
x = 0; // x يصبح 0
$display("x = %d", x); // يطبع: x = 0
x = 1; // x يصبح 1
$display("x = %d", x); // يطبع: x = 1
end
endmodule
التحدي
ما يجب القيام به:
- أضف reg باسم
count
جرّب بنفسك
module counter(
input clk,
input reset,
output out // wire بشكل افتراضي (أزل reg)
);
// أعلن عن reg count هنا
endmodule
اختبر نفسكيتضمن هذا الدرس اختبارًا قصيرًا. ابدأ الدرس للإجابة عليه وتتبّع تقدمك.
جميع دروس الأساسيات
4المعاملات - الجزء الأول
المعاملات الحسابيةمعامل باقي القسمة (Modulo)معاملات المقارنةملخص - رياضيات بسيطةمعاملات Bitwise7التعيين والبوابات المنطقية
التعيين المستمرالتعيين باستخدام العملياتالبوابات الأساسية المدمجةبوابات AND و OR و NOTبوابات XOR و XNORمراجعة - دارة البوابات المنطقية5المعاملات - الجزء الثاني
المعاملات المنطقيةمعاملات الاختزالمعاملات الإزاحةمعامل الدمجالمعامل الشرطيمراجعة - تحدي المعاملات
3أنظمة العد
التمثيل الثنائيالأعداد محددة الحجمالأعداد غير محددة الحجمالأعداد السالبةالقيم الخاصة X و Zمراجعة - تنسيقات الأعداد6الوحدات
هيكل الوحدةمنافذ الإدخال والإخراجمنافذ Inoutاستدعاء الوحداتربط المنافذ بالاسمربط المنافذ بالترتيبمراجعة - بناء وحدة