Bit counter

جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 87 من 90.

التحدي

في هذا الفصل، ستبني مرسِل UART خطوة بخطوة. يشير UART إلى جهاز الإرسال والاستقبال غير المتزامن الشامل. وهو بروتوكول عتادي بسيط يسمح لجهازين بالتواصل باستخدام سلك واحد فقط (للإرسال) وسلك آخر (للاستقبال).

فكّر فيه كأن شخصين يتحدثان عبر الهاتف: أحدهما يتكلم (يرسل)، والآخر يستمع (يستقبل). يرسل UART البيانات واحدًا من bits في كل مرة، مع start وstop bits لتحديد بداية كل بايت ونهايته.

يرسل مرسِل UART مقدار 10 bits: start bit (1)، وdata bits (8)، وstop bit (1). لتتبّع أي bit نرسله، نحتاج إلى عداد bits يعدّ من 0 إلى 10.
كيفية عمل عداد bits

ابدأ عند 0
في كل دورة ساعة، أضف 1
عندما يصل إلى 10، عُد إلى 0
كرّر إلى الأبد

في هذه المهمة، لن نعيد ضبطه بعد: سنزيده فقط.

ما يجب فعله:

Create وحدة باسم uart_tx تتضمن:
- وحدة input واحدة: clk
- وحدة output واحدة: cnt (4 bits، من النوع reg)
داخل الوحدة:
- اضبط cnt على 0 عند start داخل initial block
- Add كتلة always @(posedge clk)
- Make cnt يزداد بمقدار 1 عند كل حافة للساعة

جرّب بنفسك

// TODO: أنشئ الوحدة uart_tx مع المدخل clk والمخرج cnt (4 بت)

// TODO: عيّن cnt إلى 0 في البداية داخل كتلة initial

// TODO: أضف كتلة always @(posedge clk)

// TODO: زد cnt