Shift Register

جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 86 من 90.

التحدي

يقوم مسجل إزاحة بإزاحة data من اليسار إلى اليمين عند كل حافة clk. تنتقل كل بتة إلى الموضع التالي.

كيفية عمل مسجل إزاحة ذي 4 بتات

Initial: q0=0, q1=0, q2=0, q3=0
Clock 1: q0 = d, q1 = old q0, q2 = old q1, q3 = old q2
Clock 2: q0 = d, q1 = old q0, q2 = old q1, q3 = old q2

بعد 4 دورات clk، تصل بتة input الأولى إلى q3.

واجهة الوحدة

المنفذ	الاتجاه	العرض	الوصف
`clk`	input	1 بت	إشارة clk
`reset`	input	1 بت	إعادة تعيين جميع المخرجات إلى 0
`d`	input	1 بت	data input
`q0`	output	1 بت	خرج قلاب flip-flop الأول
`q1`	output	1 بت	خرج قلاب flip-flop الثاني
`q2`	output	1 بت	خرج قلاب flip-flop الثالث
`q3`	output	1 بت	خرج قلاب flip-flop الرابع

مهمتك هي إكمال الوحدة أدناه.

ما يجب فعله:

عند reset، عيّن جميع المخرجات إلى 0
عند كل حافة صاعدة لـ clk، أزِح data من اليسار إلى اليمين:
1. تتلقى q0 القيمة d
2. تتلقى q1 قيمة old q0
3. تتلقى q2 قيمة old q1
4. تتلقى q3 قيمة old q2

جرّب بنفسك

module shift_register (
  input clk,
  input reset,
  input d,
  output reg q0,
  output reg q1,
  output reg q2,
  output reg q3
);
  
  // TODO: أضف always @(posedge clk or posedge reset)
  // عند إعادة التعيين: q0<=0, q1<=0, q2<=0, q3<=0
  // وإلا: إزاحة البيانات: q0 <= d, q1 <= q0, q2 <= q1, q3 <= q2

endmodule