Integer And Real
جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 8 من 90.
بالإضافة إلى wire وreg، يحتوي Verilog على أنواع بيانات أخرى للأرقام ذات أغراض مختلفة.
Integer
integer هو متغير عام الغرض للعد وإجراء الحسابات.
- الحجم الافتراضي هو 32 بت
- موقّع (can store negative numbers)
- يُستخدم بشكل أساسي في testbenches ولحلقات التكرار
Declaring an integer:
integer i; // متغير موقّع 32 بت
integer count; // يمكنه تخزين الأرقام السالبةاستخدام integer:
integer i;
initial begin
i = 0; // ابدأ من 0
i = i + 1; // عد تصاعديًا
i = -5; // يمكنه تخزين قيم سالبة
$display("i = %d", i); // يطبع: i = -5
endReal
يُستخدم real للأعداد ذات الفاصلة العائمة (الأعداد التي تحتوي على كسور عشرية).
- يخزّن القيم الكسرية
- يُستخدم في منصات الاختبار لإجراء الحسابات
- لا يمكن توليفه إلى عتاد
التصريح عن real:
real pi; // متغير فاصلة عائمة
real voltage;استخدام real:
real pi;
initial begin
pi = 3.14159; // قيمة عشرية
pi = 22.0 / 7.0; // نتيجة القسمة
$display("pi = %f", pi); // يطبع: pi = 3.142857
endأين تُستخدم
في منصات الاختبار: تُستخدم أنواع integer وreal عادةً لعدادات الحلقات والحسابات والتحقق من القيم المتوقعة. فهي تجعل كتابة كود الاختبار وفهمه أسهل.
في العتاد: لا تكون هذه الأنواع عادةً قابلة للتوليف، ما يعني أنه لا يمكن تحويلها إلى دوائر فعلية. بالنسبة إلى العتاد الذي سيُوضَع على FPGA أو شريحة، استخدم reg وwire بدلًا من ذلك.
التحدي
أكمل الشيفرة لجعل منصة الاختبار تعمل.
ما يجب فعله:
- صرّح عن integer باسم i (لعداد حلقة for)
- صرّح عن real باسم value (لإجراء الحساب)
جرّب بنفسك
module test;
// أعلن عن integer يسمى i
// أعلن عن real يسمى value
initial begin
i = 7;
value = i * 0.5;
$display("i = %0d, value = %f", i, value);
$finish;
end
endmoduleيتضمن هذا الدرس اختبارًا قصيرًا. ابدأ الدرس للإجابة عليه وتتبّع تقدمك.
جميع دروس الأساسيات
4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine Logicتدرّب بنفسك: مترجم Verilog عبر الإنترنت