Menu
CoddyTech

توليد الساعة

جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 71 من 90.

الساعة هي إشارة تتناوب باستمرار بين 0 و1 على فترات منتظمة. وتُعد الساعات ضرورية للمنطق التتابعي مثل القلابات والعدادات.

لماذا نولّد ساعة

في بيئات الاختبار، تحتاج إلى ساعة لاختبار الدوائر التسلسلية. تتحكم الساعة في سلوك القلابات والسجلات وآلات الحالات.

طرق توليد إشارة الساعة

الطريقةالوصف
always مع تأخير #الطريقة الأكثر شيوعًا
حلقة foreverطريقة بديلة
حلقة repeatلعدد ثابت من الدورات

الطريقة 1: كتلة دائمة مع تأخير

reg clk;

initial begin
  clk = 0;
end

always #5 clk = ~clk;
  • clk = 0 عند الزمن 0
  • يتبدّل clk كل 5 وحدات زمنية
  • الزمن الدوري = 10 وحدات زمنية
  • التردد = 1/10 = 0.1 لكل وحدة زمنية

الطريقة 2: حلقة مستمرة

reg clk;

initial begin
  clk = 0;
  forever begin
    #5 clk = ~clk;
  end
end

النتيجة نفسها كما في طريقة always.

الطريقة 3: التكرار لدورات محددة

reg clk;

initial begin
  clk = 0;
  repeat (10) begin
    #5 clk = ~clk;
  end
end

يولّد 10 حواف ساعة بالضبط (5 دورات كاملة)، ثم يتوقف.

challenge icon

التحدي

أضف الشيفرة الناقصة لإنشاء ساعة تتبدّل كل 4 وحدات زمنية (الفترة = 8 وحدات زمنية).

ما عليك فعله:

  1. هيّئ clk إلى 0 عند الزمن 0 باستخدام كتلة initial
  2. استخدم كتلة always مع تأخير لتبديل clk كل 4 وحدات زمنية

جرّب بنفسك

module clock_challenge;
  reg clk;
  
  // TODO: الخطوة 1 - أضف كتلة initial لضبط clk = 0
  
  
  // TODO: الخطوة 2 - أضف كتلة always لتبديل قيمة clk كل 4 وحدات زمنية
  

  initial begin
    $monitor("Time %0t: clk = %b", $time, clk);
    #20;
    $display("Clock generated for 20 time units");
    $finish;
  end
endmodule
quiz iconاختبر نفسك

يتضمن هذا الدرس اختبارًا قصيرًا. ابدأ الدرس للإجابة عليه وتتبّع تقدمك.

جميع دروس الأساسيات

تدرّب بنفسك: مترجم Verilog عبر الإنترنت