Assign With Operators

جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 38 من 90.

بمجرد أن تفهم التعيين المستمر (continuous assignment)، يمكنك دمجه مع العمليات (operators) لإنشاء منطق برمجي مفيد. يمكن لموجه assign استخدام أي expression للتحكم في wire.

البناء البرمجي الأساسي (Basic Syntax)

assign wire_name = expression;

يمكن أن يتضمن التعبير ما يلي:

المعاملات الحسابية (+، -، *، /)
معاملات البت (&، |، ^، ~)
المعاملات المنطقية (&&، ||، !)

معاملات المقارنة (>, <, ==, !=)
معاملات الإزاحة (<<, >>)
المعامل الشرطي (? :)

أمثلة باستخدام معاملات مختلفة

Bitwise AND:

assign out = a & b;

Addition:

assign sum = a + b;

Comparison:

assign is_greater = (a > b);

Conditional (multiplexer):

assign out = sel ? a : b;

الإزاحة:

assign shifted = data << 2;

الضم:

assign bus = {high_byte, low_byte};

مثال على الكود

module assign_operators (
  input [3:0] a, b,
  input sel,
  output [3:0] and_out,
  output [4:0] sum_out,
  output is_equal,
  output mux_out
);
  
  assign and_out = a & b;           // AND على مستوى البت
  assign sum_out = a + b;           // الجمع
  assign is_equal = (a == b);       // المقارنة
  assign mux_out = sel ? a : b;     // شرطي (مضاعف)
  
endmodule

معاملات متعددة في تعيين واحد

يمكنك دمج المعاملات في expression واحد:

assign result = (a & b) | (c ^ d);
assign final = (a + b) > (c - d);
assign parity = ^data;   // اختزال XOR (عدد فردي من الآحاد)

أسبقية المعاملات

يتبع Verilog أسبقية المعاملات القياسية. استخدم الأقواس ( ) لجعل قصدك واضحًا:

// غير واضح
assign out = a & b | c;

// واضح
assign out = (a & b) | c;

التحدي

أضف عبارات assign المفقودة بناءً على المهام.

ما يجب فعله:

اجعل and_result مساوياً لـ input_a AND input_b (Bitwise)
اجعل or_result مساوياً لـ input_a OR input_b (Bitwise)
اجعل xor_result مساوياً لـ input_a XOR input_b (Bitwise)
اجعل not_result مساوياً لـ NOT input_a (Bitwise)

جرّب بنفسك

module assign_challenge (
  input input_a,
  input input_b,
  output and_result,
  output or_result,
  output xor_result,
  output not_result
);
  
  // TODO: أضف عبارات التعيين لـ:
  // and_result = input_a & input_b
  // or_result  = input_a | input_b
  // xor_result = input_a ^ input_b
  // not_result = ~input_a

endmodule