تصميم وحدة فك الترميز
جزء من قسم الأساسيات في رحلة Verilog على Coddy. الدرس 85 من 90.
التحدي
يأخذ decoder رقمًا ثنائيًا كـ input ويُشغّل output واحدًا بالضبط استنادًا إلى ذلك الرقم. يُسمّى الـ output الذي يتم تشغيله "one-hot" لأن بتًا واحدًا فقط يكون ساخنًا (1)، بينما تكون جميع others باردة (0).
جدول الحقيقة (decoder من 2 إلى 4)
| Input (in) | out0 | out1 | out2 | out3 |
|---|---|---|---|---|
| 00 | 1 | 0 | 0 | 0 |
| 01 | 0 | 1 | 0 | 0 |
| 10 | 0 | 0 | 1 | 0 |
| 11 | 0 | 0 | 0 | 1 |
واجهة module
| المنفذ | الاتجاه | العرض | الوصف |
|---|---|---|---|
in | input | 2 بت | إدخال ثنائي (من 0 إلى 3) |
out0 | output | 1 بت | نشط عندما يكون in = 00 |
out1 | output | 1 بت | نشط عندما يكون in = 01 |
out2 | output | 1 بت | نشط عندما يكون in = 10 |
out3 | output | 1 بت | نشط عندما يكون in = 11 |
مهمتك هي إكمال module أدناه باستخدام تعليمة case.
ما يجب فعله:
- عندما يكون
in = 2'b00، اجعلout0 = 1، وجميع others تساوي 0 - عندما يكون
in = 2'b01، اجعلout1 = 1، وجميع others تساوي 0 - عندما يكون
in = 2'b10، اجعلout2 = 1، وجميع others تساوي 0 - عندما يكون
in = 2'b11، اجعلout3 = 1، وجميع others تساوي 0
جرّب بنفسك
module decoder (
input [1:0] in,
output reg out0,
output reg out1,
output reg out2,
output reg out3
);
// TODO: أضف كتلة always @(*) مع case (in)
// 2'b00: out0=1، الباقي 0
// 2'b01: out1=1، الباقي 0
// 2'b10: out2=1، الباقي 0
// 2'b11: out3=1، الباقي 0
endmoduleجميع دروس الأساسيات
4العوامل الجزء 1
العوامل الحسابيةعامل باقي القسمةعوامل المقارنةمراجعة - الرياضيات البسيطةالعوامل على مستوى البتات7التعيين والبوابات
التعيين المستمرالتعيين باستخدام العواملالعناصر الأساسية المدمجة للبواباتبوابات AND وOR وNOTبوابات XOR وXNORمراجعة - دائرة البوابات المنطقية5المعاملات - الجزء الثاني
المعاملات المنطقيةمعاملات الاختزالمعاملات الإزاحةمعامل الربطالمعامل الشرطيمراجعة - تحدي المعاملات11الحلقات التكرارية
حلقة Forحلقة Whileحلقة التكرارحلقة لا نهائيةتعليمة التعطيلمراجعة - أنماط الحلقات التكرارية3نظام الأعداد
التمثيل الثنائيالأعداد محددة الحجمالأعداد غير محددة الحجمالأعداد السالبةالقيم الخاصة X و Zمراجعة - تنسيقات الأعداد6الوحدات
هيكل الوحدةمنافذ الإدخال والإخراجمنافذ الإدخال والإخراج ثنائية الاتجاهإنشاء مثيل للوحدةربط المنافذ حسب الاسمربط المنافذ حسب الترتيبمراجعة - بناء وحدة9الكتل الإجرائية
كتلة Alwaysكتلة Initialقائمة الحساسيةإسناد حاجزإسناد غير حاجزمراجعة - Always مقابل Initial15متحكّم إشارات المرور
تعريف الحالاتمنطق آلة الحالات
توقيت الانتقالاتكتابة منصة الاختبارالتحقق من المخرجاتتدرّب بنفسك: مترجم Verilog عبر الإنترنت